點擊圖片查看詳情

經常畫高速板的同學都知道，10個高速板有9個要繞等長，而且內存出現的頻率尤其頻繁，整的現在畫板子不繞兩下都有點不習慣。好在上期給大家介紹了幾種快的不能再快的繞等長的方法，用allegro繞等長還是非常任性的。看看下圖，多么漂亮，整齊，干凈，密密麻麻繞的像一根根腸子似的等長線。

內存在高速板中的頻繁出現，意味著PCB工程師必須掌握內存的PCB設計，而且還得熟練的掌握，要會對各種信號進行分組，要會選用拓撲結構，要會布局，要會設等長規則......當然還得會繞等長。根據小編多年跳槽面試的經驗，內存的設計要求也是經常會被問到的問題之一，10個面試官有9個會問，而你對答的好壞或者回答問題的深度直接影響到面試官對你的整體印象。以DDR3為例，一般的同學可能會從這些方面去回答：

布局：

1.考慮BGA可維修性：BGA周邊器件5MM禁布，最小3mm；

2.DFM 可靠性：按照相關的工藝要求，布局時器件與器件間滿足DFM的間距要求；且考慮元件擺放的美觀性；

3.絕對等長是否滿足要求，相對長度是否容易實現：布局時需要確認長度限制，及時序要求，留有足夠的繞等長空間；

4.濾波電容、上拉電阻的位置等：濾波電容靠近各個PIN放置，儲能電容均勻放置在芯片周邊（在電源平面路徑上）；上拉電阻按要求放置(布線長度小于500mil）。

布線：

1.特征阻抗：單線50歐姆，差分100歐姆；

2.數據線每11根（D0~D7，DM0,DQS0+/-），（D8~D15， DM1,DQS1+/-）....以此類推.同組同層，優先以地為參考平面，中間不能夾雜其他任何信號；

3.所有信號線少換層，尤其是數據線、時鐘線不超過2個過孔，所有信號線間距至少滿足3W原則；

4.數據線、地址（控制）線、時鐘線組間間距保持15mil以上或至少3W；

5.所有信號線都不得跨分割，且有完整的參考平面，換層時，如果改變了參考層，要注意考慮增加回流地過孔或退耦電容；

6.Vref電源線走線線寬推薦不小于15mil，與同層其他信號線間距最好20mil以上；

7.所有DDR信號距離相應參考面邊沿至少30-40mil。

......

等長：

1.數據線以DQS為基準等長，地址線、控制線、時鐘線為基準等長；

2.數據線最大長度盡量不超過2500mil，組內長度誤差范圍控制在+/-10mil。得益于Write Leveling技術，DQS與時鐘線一般無長度誤差要求。

3.地址線誤差范圍控制在+/-50mil。

......

因為內存的設計其實已經很成熟了，對于上述設計要求在各大論壇，網站或者相關書籍上面都可以看得到，對于懂行的面試官來說能回答出來這些，并不能給他帶來多大的新鮮感，要想證明自己是一個高級的、資深的、經驗豐富的PCB設計工程師，咱還得接著往下吹。

比如，我們往期介紹的ODT（On-Die Termination，片內終結），DDR4特有的DBI功能與POD電平，還有《基于Cadence Allegro的FPGA高速板卡設計》一書里面重點介紹的拓撲結構，Write leveling（讀寫均衡）...要不我們再來大概介紹幾個？

復位（RESET）：

復位是DDR3新增的一項重要功能，并為此專門準備了一個引腳。這一引腳將使DDR3的初始化處理變得簡單。當Reset命令有效時，DDR3 內存將停止所有的操作，并切換至最少量活動的狀態，以節約電力。在Reset期間，DDR3內存將關閉內在的大部分功能，所有數據接收與發送器都將關閉，且所有內部的程序裝置將復位，DLL（延遲鎖相環路）與時鐘電路將停止工作，甚至不理睬數據總線上的任何動靜。這樣一來，該功能將使DDR3達到最節省電力的目的。

ZQ（校準）：

ZQ也是一個新增的引腳，在這個引腳上接有一個240歐姆的低公差參考電阻。這個引腳通過一個命令集，通過片上校準引擎（ODCE，On-Die Calibration Engine）來自動校驗數據輸出驅動器導通電阻與ODT的終結電阻值。當系統發出這一指令之后，將用相應的時鐘周期（在加電與初始化之后用512個時鐘周期，在退出自刷新操作后用256時鐘周期、在其他情況下用64個時鐘周期）對導通電阻和ODT電阻進行重新校準。

數據選通脈沖（DQS）：

就像時鐘信號一樣，DQS也是DDR中的重要功能，它的功能主要用來在一個時鐘周期內準確的區分出每個傳輸周期，并便于接收方準確接收數據。每一顆8bit DRAM芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由主控芯片發來的DQS信號，讀取時，則由DRAM芯片生成DQS向主控發送。完全可以說，它就是數據的同步信號。

數據掩碼（DM）：

為了屏蔽不需要的數據，人們采用了數據掩碼（Data I/O Mask，簡稱DQM）技術。通過DQM，內存可以控制I/O端口取消哪些輸出或輸入的數據。這里需要強調的是，在讀取時，被屏蔽的

片外驅動調校OCD（Off-Chip Driver）：

OCD是在DDR2開始加入的新功能，而且這個功能是可選的，有的資料上面又叫離線驅動調整。OCD的主要作用在于調整I/O接口端的電壓，來補償上拉與下拉電阻值，從而調整DQS與DQ之間的同步確保信號的完整與可靠性。調校期間，分別測試DQS高電平和DQ高電平，以及DQS低電平和DQ高電平的同步情況。如果不滿足要求，則通過設定突發長度的地址線來傳送上拉/下拉電阻等級（加一檔或減一檔），直到測試合格才退出OCD操作，通過OCD操作來減少DQ、DQS的傾斜從而提高信號的完整性及控制電壓來提高信號品質。

......

其實內存可以用來吹牛的東西太多了，同學們有興趣可以查閱相關資料繼續深入，這些東西研究起來也挺有意思的。我們面試也不要太局限于布局布線，你吹的多，裝的好，在面試官看來你知識面廣，懂得多，不僅設計經驗豐富，而且能說會道，不給個高工資，都有點對不起你的意思。