根據(jù)定義，高速模數(shù)轉(zhuǎn)換器(ADC)是對(duì)模擬信號(hào)進(jìn)行采樣的器件，因此必定有采樣時(shí)鐘輸入。某些使用ADC的系統(tǒng)設(shè)計(jì)師觀測(cè)到，從初始施加采樣時(shí)鐘的時(shí)間算起，啟動(dòng)要比預(yù)期慢。出人意料的是，造成此延遲的原因常常是外部施加的ADC采樣時(shí)鐘的啟動(dòng)極性錯(cuò)誤。

許多高速ADC的采樣時(shí)鐘輸入具有如下特性：

差分

內(nèi)部偏置到設(shè)定的輸入共模電壓(VCM)

針對(duì)交流耦合時(shí)鐘源而設(shè)計(jì)

本討論適用于時(shí)鐘緩沖器具有上述特性的轉(zhuǎn)換器。

差分ADC時(shí)鐘輸入緩沖器常常有一個(gè)設(shè)計(jì)好的切換閾值偏移。如果沒有這種偏移，切換閾值將發(fā)生在0 V差分。如果無偏移的時(shí)鐘緩沖器被解除驅(qū)動(dòng)且交流耦合，則器件內(nèi)部會(huì)將時(shí)鐘輸入（CLK+和CLK?）拉至共模電壓。這種情況下，CLK+上的直流電壓和CLK?上的電壓將相同，意味著差分電壓等于0 V。

在理想世界里，若輸入上無信號(hào)，則時(shí)鐘緩沖器不會(huì)切換。但在現(xiàn)實(shí)世界里，電子系統(tǒng)中總是存在一些噪聲。在輸入切換閾值為0 V的假想情況中，輸入上的任何噪聲都會(huì)跨過時(shí)鐘緩沖器的切換閾值，引發(fā)意外切換。

若將足夠大的輸入切換閾值偏移設(shè)計(jì)到時(shí)鐘緩沖器中，則同樣的情況不會(huì)引發(fā)切換。因此，為交流耦合差分時(shí)鐘緩沖器的切換閾值設(shè)計(jì)一個(gè)偏移是有利的，故而時(shí)鐘緩沖器常常有一個(gè)切換閾值偏移。

不施加時(shí)鐘時(shí)，時(shí)鐘緩沖器中的內(nèi)部偏置電路將CLK+和CLK?各自拉至相同的VCM。初始施加時(shí)鐘時(shí)，CLK+和CLK?將偏離先前確立的VCM，分別向正方向和負(fù)方向（或負(fù)方向和正方向）擺動(dòng)。在圖1中，VCM = 0.9 V。

圖1顯示在器件處于非活動(dòng)狀態(tài)（要么初始啟動(dòng)系統(tǒng)，要么時(shí)鐘驅(qū)動(dòng)器在一段時(shí)間內(nèi)處于非活動(dòng)狀態(tài)）之后施加時(shí)鐘的情況。這種情況下，CLK+在第一個(gè)邊沿向正方向擺動(dòng)，CLK?向負(fù)方向擺動(dòng)。若在輸入切換閾值上增加一個(gè)正偏移，此時(shí)鐘信號(hào)將在第一個(gè)邊沿切換時(shí)鐘緩沖器，如圖1所示。時(shí)鐘輸入緩沖器將立即產(chǎn)生一個(gè)時(shí)鐘信號(hào)。

如果時(shí)鐘偶然從相反極性啟動(dòng)，則CLK?在第一個(gè)邊沿向正方向擺動(dòng)，CLK+向負(fù)方向擺動(dòng)。在給輸入切換閾值增加相同正偏移的情況下，此時(shí)鐘信號(hào)在第一個(gè)邊沿及隨后的邊沿都不會(huì)切換時(shí)鐘緩沖器，直至波形被拉向穩(wěn)態(tài)，隨著時(shí)間推移而跨過切換閾值，如圖2所示。

可以看出，初始啟動(dòng)時(shí)鐘的極性對(duì)帶有輸入閾值偏移的時(shí)鐘緩沖器的切換具有重要影響。在其中一種情況下（本例中CLK+初始上升），當(dāng)初始施加時(shí)鐘時(shí)，時(shí)鐘緩沖器立即開始切換，完全符合預(yù)期。在極性相反的情況下（本例中CLK+初始下降），當(dāng)初始施加時(shí)鐘時(shí)，時(shí)鐘緩沖器不會(huì)立即開始切換。

如果您發(fā)現(xiàn)ADC啟動(dòng)有意外的延遲，請(qǐng)嘗試改變時(shí)鐘啟動(dòng)極性，這可能會(huì)使啟動(dòng)時(shí)間恢復(fù)正常。