現如今，賽靈思 FPGA 上采用低電壓差分信令 (LVDS) 輸入，僅需一個電阻器和一個電容器就能實現模擬輸入信號的數字化。由于數百組 LVDS 輸入駐留在生成電流的賽靈思器件上，因此理論上可通過單個 FPGA 芯片實現數百模擬信號地數字化。

我們的團隊近期在為數字化 128 元件線性超聲波陣列換能器信號研究選項時，發現了一個極具潛力的設計領域——可用 3.75MHz 中央頻率配合 5 位分辨率對限帶輸入信號進行數字化。下面我們來看看該演示項目的詳細情況。

2009 年，賽靈思推出了一款 LogiCORE 軟 IP 核，其外加一個外部比較器、一個電阻器和一個電容器即可實現能對頻率高達 1.205 kHz 的輸入進行數字化的模數轉換器 (ADC)。若讓 FPGA 的 LVDS 輸入（而不是外部比較器）結合增量調制器 ADC 架構，僅需一個電阻器和一個電容器，就能對頻率高得多的模擬輸入信號進行數字化。

1、ADC 拓撲與試驗平臺

圖 1 是采用 LVDS 輸入且在賽靈思 FPGA 上實現的單通道增量調制器 ADC 的框圖。在這里，模擬輸入驅動非反相 LVDS_33 緩沖器輸入，而輸入信號范圍則基本為 0 至 3.3 伏特。LDVS_33 緩沖器的輸出在遠遠高于輸入模擬信號頻率的時鐘頻率下采樣，并通過 LVCMOS33 輸出緩沖器和外部一階 RC 濾波器反饋給反相 LVDS_33 緩沖器輸入。就適當選擇的時鐘頻率 (F)、電阻 (R) 和電容 (C) 而言，只需采用該電路，反饋信號就可跟蹤輸入模擬信號。

例如，圖 2 在 F = 240MHz、R = 2K、C = 47 pF 時分別以黃色和藍色顯示了輸入信號（通道 1）和反饋信號（通道 2）。所顯示的輸入信號由 Agilent 33250A 函數信號生成器采用其 200MHz 12 位任意輸出函數信號功能生成。我們用 Tektronix DPO 3054 示波器計算得出的輸入信號的傅立葉轉換則顯示為紅色（通道 M）。在這些頻率下，示波器探針的輸入電容（以及接地問題）確實會弱化示波器中顯示的反饋信號，但圖 2 同時也展示了該電路的工作情況。

我們通過對 1Vpp3.75MHz 正弦波應用 Blackman-Nuttall 窗，定義了圖 2 所示的帶限輸入信號。雖然與理論視窗信號相關的噪聲底限幾乎比與中央頻率相關的量級低 100 dB，但 Agilent 33250A 函數信號生成器的 200MHz 采樣頻率及 12 位分辨率會導致遠遠低于理想水平的演示信號。許多中央頻率接近 3.75MHz 的超聲波換能器產生的輸出信號自然會受到頻帶限制，這是因為換能器機械屬性的緣故，因此該輸出信號是使用這種方法的理想信號源。

我們使用 DigilentCmod S6 開發模塊得到了圖 2 所示的圖形，該開發模塊在支持 8 個 R/C 網絡和各種輸入接插件的小型定制化印刷電路板上安裝了賽靈思 Spartan-6XC6SLX4 FPGA，允許原型系統同時對多達 8 個信號進行數字化。

每個通道都以 50 歐姆接地電阻并行端接，從而可使同軸線纜與信號生成器正確端接。必須注意的是，為了實現這一性能，我們將 LVCMOS33 緩沖器的驅動電流值設置為 24 mA，將壓擺率設置為 FAST，如圖 5 示例 VHDL 源代碼中所述。

此外，該定制化原型電路板還支持使用 FTDIFT2232H USB 2.0 迷你模塊，我們用其將封包的串行比特流傳輸給主機 PC 進行分析。圖 3 是輸入圖 2 模擬信號后原型電路板所生成的比特流的傅立葉轉換強度。與 240MHz 采樣頻率的次諧波相關的峰值清晰可見，與輸入信號相關的峰值頻率為 3.75MHz。

２、大量的抽頭

為比特流應用帶通有限脈沖響應 (FIR) 濾波器，可生成模擬輸入信號（ADC 輸出）的 N 位二進制表示法。但由于數字比特流的頻率遠遠高于模擬輸入信號，因此您需要使用有大量抽頭的 FIR 濾波器。但是，被過濾的數據只有 0 和 1 兩個值，因此無需乘法器，只需加法器將 FIR 濾波器系數相加。

圖 4 所示的 ADC 輸出在主機 PC 上采用有 801 個抽頭的帶通濾波器生成，其中央頻率為 3.75MHz，是我們使用免費在線 TFilter FIR 濾波器設計工具設計而成的。該濾波器除了 2.5MHz 至 5MHz 帶通之外，還有 36dB 或更大衰減，在 3 和 4.5MHz 之間有 0.58dB 的波紋。

圖 4 所示的 ADC 輸出信號分辨率約為 5 位，這基本上由過采樣速率決定，您可使用針對較低輸入頻率優化的設計實現更高的分辨率。

此外，圖 4 所示的 ADC 輸出信號在 240MHz 頻率下不僅嚴重過采樣，而且還大幅減少了，能進一步減少 ADC 輸出帶寬。在帶通濾波器和抽取塊的硬件實現過程中，如果按 16 分之一抽取，每 16 個濾波器輸出值就只需計算一次，其可讓有效采樣率降至 15MHz（比帶限輸入信號的最高頻率快 3 倍），進而可降低硬件要求。

圖 5 是 DigilentCmod S6 開發模塊用于生成如圖 2 所示反饋信號的 VHDL 源代碼以及與圖 3 傅立葉轉換相關的比特流數據。LVDS_33 輸入緩沖器可直接實例化，然后分別連接至模擬輸入信號和反饋信號 sigin_p 和 sigin_n。內部信號 sig 由 LVDS_33 緩沖器的輸出驅動，并由隱含的觸發器采樣以生成 sigout。信號 sigout 是串行比特流，其經過過濾，可生成 N 位 ADC 輸出。我們使用免費的賽靈思 ISE Webpack 工具實現了該項目。圖 5 是 VHDL 代碼以及一部分與圖 1 電路系統有關的 UCF 文件。

3、組件數量少

近期一些文章將我們描述的 ADC 架構誤稱為 ?∑ 架構。盡管真正的 ?∑ ADC 極富優勢，但這種方法簡單，而且組件數量少，對某些應用極具誘惑力。LVDS_33 輸入緩沖器具有較高的輸入阻抗，因此在許多應用中，傳感器輸出可直接連接至 FPGA 輸入，無需前置放大器或緩沖器。這在許多系統中都很有優勢。

我們的方法還有一個優勢，那就是通過疊加來實現“混合”多個串行比特流以及應用單個濾波器來恢復輸出信號的應用。例如，在基于陣列的超聲波系統中，串行比特流可延時實現聚焦算法，隨后以矢量的方式添加，而單個濾波器則用于恢復數字化聚焦的超聲波矢量。

采用 FIR 濾波器生成 ADC 輸出是一個簡單笨拙的方法，這里使用這種方法主要是為了說明起見。在大多數實現方案中，ADC 輸出將用傳統積分／低通濾波器解調器拓撲生成。