Input接口類型和約束

FPGA做Output的接口時(shí)序同樣也可以分為系統(tǒng)同步與源同步。在設(shè)置XDC約束時(shí)，總體思路與Input類似，只是換成要考慮下游器件的時(shí)序模型。另外，在源同步接口中，定義接口約束之前，需要用set_generated_clock先定義送出的隨路時(shí)鐘。

系統(tǒng)同步接口

與Input的系統(tǒng)同步接口一樣，F(xiàn)PGA做Output接口的系統(tǒng)同步設(shè)計(jì)，芯片間只傳遞數(shù)據(jù)信號(hào)，時(shí)鐘信號(hào)的同步完全依靠板級(jí)設(shè)計(jì)來(lái)對(duì)齊。所以設(shè)置約束時(shí)候要考慮的僅僅是下游器件的Tsu/Th和數(shù)據(jù)在板級(jí)的延時(shí)。

上圖是一個(gè)SDR上升沿采樣系統(tǒng)同步接口的Output約束示例。其中，-max后的數(shù)值是板級(jí)延時(shí)的最大值與下游器件的Tsu相加而得出，-min后的數(shù)值則是板級(jí)延時(shí)的最小值減去下游器件的Th而來(lái)。

源同步接口

與源同步接口的Input約束設(shè)置類似，F(xiàn)PGA做源同步接口的Output也有兩種方法可以設(shè)置約束。

方法一我們稱作Setup/Hold Based Method，與上述系統(tǒng)同步接口的設(shè)置思路基本一致，僅需要了解下游器件用來(lái)鎖存數(shù)據(jù)的觸發(fā)器的Tsu與Th值與系統(tǒng)板級(jí)的延時(shí)便可以設(shè)置。方法二稱作Skew Based Method，此時(shí)需要了解FPGA送出的數(shù)據(jù)相對(duì)于時(shí)鐘沿的關(guān)系，根據(jù)Skew的大小和時(shí)鐘頻率來(lái)計(jì)算如何設(shè)置 Output約束。

具體約束時(shí)可以根據(jù)不同的已知條件，選用不同的約束方式。一般而言，F(xiàn)PGA作為輸出接口時(shí)，數(shù)據(jù)相對(duì)時(shí)鐘的Skew關(guān)系是已知條件（或者說(shuō)，把同步數(shù)據(jù)相對(duì)于時(shí)鐘沿的Skew限定在一定范圍內(nèi)是設(shè)計(jì)源同步接口的目標(biāo)），所以方法二更常見。

Vivado IDE的Language Templates中關(guān)于源同步輸出接口的XDC約束模板包含了以上兩種方式的設(shè)置方法。

方法一Setup/Hold Based Method

Setup/Hold Method的計(jì)算公式如下，可以看出其跟系統(tǒng)同步輸出接口的設(shè)置方法完全一樣。如果換成DDR方式，則可參考上一篇I/O約束方法中關(guān)于Input源同步DDR接口的約束，用 兩個(gè)可選項(xiàng)-clock_fall與 -add_delay來(lái)添加針對(duì)時(shí)鐘下降沿的約束值。

如果板級(jí)延時(shí)的最小值（在源同步接口中，因?yàn)闀r(shí)鐘與信號(hào)同步傳遞，所以板級(jí)延時(shí)常常可以視作為0）小于接收端寄存器的Th，這樣計(jì)算出的結(jié)果就會(huì)在 -min 后出現(xiàn)負(fù)數(shù)值，很多時(shí)候會(huì)讓人誤以為設(shè)置錯(cuò)誤。其實(shí)這里的負(fù)數(shù)并不表示負(fù)的延遲，而代表最小的延遲情況下，數(shù)據(jù)是在時(shí)鐘采樣沿之后才有效。同樣的，-max后的正數(shù)，表示最大的延遲情況下，數(shù)據(jù)是在時(shí)鐘采樣沿之前就有效了。

這便是接口約束中最容易混淆的地方，請(qǐng)一定牢記set_output_delay中 -max/-min的定義，即時(shí)鐘采樣沿到達(dá)之前最大與最小的數(shù)據(jù)有效窗口。

如果我們?cè)诩埳袭嬕幌陆邮斩说牟ㄐ螆D，就會(huì)很容易理解：用于setup分析的 -max之后跟著正數(shù)，表示數(shù)據(jù)在時(shí)鐘采樣沿之前就到達(dá)，而用于hold分析的 -min之后跟著負(fù)數(shù)，表示數(shù)據(jù)在時(shí)鐘采樣沿之后還保持了一段時(shí)間。只有這樣才能滿足接收端用于鎖存接口數(shù)據(jù)的觸發(fā)器的Tsu和Th要求。

方法二 Skew Based Method

為了把同步數(shù)據(jù)相對(duì)于時(shí)鐘沿的Skew限定在一定范圍內(nèi)，我們可以基于Skew的大小來(lái)設(shè)置源同步輸出接口的約束。此時(shí)可以不考慮下游采樣器件的Tsu與Th值。

我們可以通過(guò)波形圖來(lái)再次驗(yàn)證 set_output_delay中 -max/-min的定義，即時(shí)鐘采樣沿到達(dá)之前最大與最小的數(shù)據(jù)有效窗口。

DDR接口的約束設(shè)置

DDR接口的約束稍許復(fù)雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就Setup/Hold Based 方法和Skew Based方法舉例。

方法一Setup/Hold Based Method

已知條件如下：

時(shí)鐘信號(hào) src_sync_ddr_clk的頻率： 100 MHz

隨路送出的時(shí)鐘src_sync_ddr_clk_out的頻率： 100 MHz

數(shù)據(jù)總線： src_sync_ddr_dout[3:0]

接收端的上升沿建立時(shí)間要求 ( tsu_r ) ：7 ns

接收端的上升沿保持時(shí)間要求 (thd_r ) ：3 ns

接收端的下降沿建立時(shí)間要求 (tsu_f) ：6 ns

接收端的下降沿保持時(shí)間要求 (thd_f ) ：4 ns

板級(jí)走線延時(shí)：0 ns

可以這樣計(jì)算輸出接口約束：已知條件包含接收端上升沿和下降沿的建立與保持時(shí)間要求，所以可以分別獨(dú)立計(jì)算。上升沿采樣數(shù)據(jù)的 -max 是板級(jí)延時(shí)的最大值加上接收端的上升沿建立時(shí)間要求（tsu_r），對(duì)應(yīng)的-min 就應(yīng)該是板級(jí)延時(shí)的最小值減去接收端的上升沿保持時(shí)間要求（thd_r）；下降沿采樣數(shù)據(jù)的 -max 是板級(jí)延時(shí)的最大值加上接收端的下降沿建立時(shí)間要求（tsu_f），對(duì)應(yīng)的-min 就應(yīng)該是板級(jí)延時(shí)的最小值減去接收端的下降沿保持時(shí)間要求（thd_f）。

所以最終寫入XDC的Output約束應(yīng)該如下所示：

方法二 Skew Based Method

已知條件如下：

時(shí)鐘信號(hào) src_sync_ddr_clk的頻率： 100 MHz

隨路送出的時(shí)鐘src_sync_ddr_clk_out的頻率： 100 MHz

數(shù)據(jù)總線： src_sync_ddr_dout[3:0]

上升沿之前的數(shù)據(jù)skew ( bre_skew ) ：4 ns

上升沿之后的數(shù)據(jù)skew ( are_skew ) ：6 ns

下降沿之前的數(shù)據(jù)skew ( bfe_skew ) ：7 ns

下降沿之后的數(shù)據(jù)skew ( afe_skew ) ：2 ns

可以這樣計(jì)算輸出接口約束：時(shí)鐘的周期是10ns，因?yàn)槭荄DR方式，所以數(shù)據(jù)實(shí)際的采樣周期是時(shí)鐘周期的一半；上升沿采樣的數(shù)據(jù)的 -max 應(yīng)該是采樣周期減去這個(gè)數(shù)據(jù)的發(fā)送沿（下降沿）之后的數(shù)據(jù)skew即afe_skew，而對(duì)應(yīng)的-min 就應(yīng)該是上升沿之前的數(shù)據(jù)skew值bre_skew ；同理，下降沿采樣數(shù)據(jù)的 -max 應(yīng)該是采樣周期減去這個(gè)數(shù)據(jù)的發(fā)送沿（上升沿）之后的數(shù)據(jù)skew值are_skew，而對(duì)應(yīng)的-min 就應(yīng)該是下降沿之前的數(shù)據(jù)skew值bfe_skew 。

所以最終寫入XDC的Output約束應(yīng)該如下所示：

對(duì)以上兩種方法稍作總結(jié)，就會(huì)發(fā)現(xiàn)在設(shè)置DDR源同步輸出接口時(shí)，送出的數(shù)據(jù)是中心對(duì)齊的情況下，用Setup/Hold Based 方法來(lái)寫約束比較容易，而如果是邊沿對(duì)齊的情況，則推薦使用Skew Based方法來(lái)寫約束。

在Vivado中設(shè)置接口約束

FPGA的接口約束種類多變，遠(yuǎn)非一篇短文可以完全覆蓋。在具體設(shè)計(jì)中，建議用戶參照Vivado IDE的Language Templates 。其中關(guān)于接口約束的例子有很多，而且也是按照本文所述的各種分類方法分別列出。

具體使用時(shí)，可以在列表中找到對(duì)應(yīng)的接口類型，按照模板所示調(diào)整成自己設(shè)計(jì)中的數(shù)據(jù)，然后可以方便地計(jì)算出實(shí)際的約束值，并應(yīng)用到FPGA工程中去。

自2014.1版開始，Vivado還提供一個(gè)Constraints Wizard可供用戶使用。只需打開綜合后的設(shè)計(jì)，然后啟動(dòng)Wizard，工具便可以根據(jù)讀到的網(wǎng)表和設(shè)計(jì)中已有的XDC時(shí)序約束（也可以任何約束都不加而開始用Wizard）一步步指引用戶如何添加Timing約束，包括時(shí)鐘、I/O 以及時(shí)序例外約束等等。

Constraints Wizard的調(diào)出方法和界面如下圖所示。

UCF與XDC的區(qū)別

《XDC約束技巧》開篇描述XDC基礎(chǔ)語(yǔ)法時(shí)候曾經(jīng)提到過(guò)設(shè)置接口約束時(shí)UCF與XDC的區(qū)別，簡(jiǎn)單來(lái)講，UCF是原生的FPGA約束，所以分析問(wèn)題的視角是FPGA本身，而XDC則是從系統(tǒng)設(shè)計(jì)的全局角度來(lái)分析和設(shè)置接口約束。

以最基礎(chǔ)的SDR系統(tǒng)同步接口來(lái)舉例。輸入側(cè)的設(shè)置，UCF用的是OFFSET = IN，而XDC則是set_input_delay 。

輸出側(cè)的設(shè)置，UCF用的是OFFSET =OUT，而XDC則是set_output_delay 。

如果需要從舊設(shè)計(jì)的UCF約束轉(zhuǎn)到XDC約束，可以參考上述例子。以一個(gè)采樣周期來(lái)看，UCF中與XDC中設(shè)置的接口約束值加起來(lái)正好等于一個(gè)周期的值。