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FPGA學(xué)習(xí)交流

文章:120 被閱讀:139w 粉絲數(shù):428 關(guān)注數(shù):1 點(diǎn)贊數(shù):165

本專(zhuān)欄專(zhuān)注于FPGA的學(xué)習(xí)交流,更新關(guān)于FPGA學(xué)習(xí)的相關(guān)知識(shí)點(diǎn)以及相關(guān)學(xué)習(xí)資料。

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簡(jiǎn)談FPGA的設(shè)計(jì)規(guī)范

       大家好,又到了每日學(xué)習(xí)的時(shí)間了,有一段時(shí)間沒(méi)有正經(jīng)更新了
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 11-14 13:54 ?6113次閱讀

簡(jiǎn)談FIR數(shù)字信號(hào)濾波器

數(shù)字濾波器在信號(hào)處理領(lǐng)域中,對(duì)于信號(hào)處理的實(shí)時(shí)性、快速性的要求越來(lái)越高。而在許多信息處理過(guò)程中,如對(duì)信號(hào)的過(guò)濾
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簡(jiǎn)談FIR數(shù)字信號(hào)濾波器

簡(jiǎn)談卷積

大家好,之前有文章說(shuō)到信號(hào)處理,說(shuō)到卷積,那今天咱們來(lái)聊一聊卷積。關(guān)于卷積,之前在大學(xué)時(shí)候?qū)W信號(hào)與系統(tǒng)的時(shí)候就
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 11-01 17:35 ?4591次閱讀

FPGA在人工智能時(shí)代的獨(dú)特優(yōu)勢(shì)

? ? ? 今天分享一篇給大家,為了防止斷更,后續(xù)會(huì)分享更多的比較好的文章,文章出自哪里,本人都會(huì)標(biāo)....
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 10-23 20:23 ?3182次閱讀
FPGA在人工智能時(shí)代的獨(dú)特優(yōu)勢(shì)

Xilinx RapidIO核詳解

       大家好,最近比較忙好久沒(méi)有更新了,今天分享一篇給大家,為
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 10-15 17:29 ?4604次閱讀

簡(jiǎn)談基于FPGA的千兆以太網(wǎng)

大家好,又到了學(xué)習(xí)時(shí)間了,學(xué)習(xí)使人快樂(lè)。今天我們來(lái)簡(jiǎn)單的聊一聊以太網(wǎng),以太網(wǎng)在FPGA學(xué)習(xí)中屬于比較....
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 08-05 10:28 ?13072次閱讀
簡(jiǎn)談基于FPGA的千兆以太網(wǎng)

簡(jiǎn)談PCIe的軟件配置方式

大家好,又到了每日學(xué)習(xí)的時(shí)間了,今天我們來(lái)聊一聊PCIe的軟件配置方式。 關(guān)于PCIe的軟件配置和初....
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 07-29 09:26 ?7789次閱讀
簡(jiǎn)談PCIe的軟件配置方式

硬件設(shè)計(jì)中教你如何正確的約束時(shí)鐘

現(xiàn)在的硬件設(shè)計(jì)中,大量的時(shí)鐘之間彼此相互連接是很典型的現(xiàn)象。為了保證Vivado優(yōu)化到關(guān)鍵路徑,我們必須要理解
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 07-15 15:35 ?6553次閱讀

FPGA之Verilog HDL 的四大怪(李凡老師授課摘錄)

參考鏈接:http://www.fpgaw.com/thread-112099-1-1.html跟李凡老師學(xué)F
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 07-15 15:35 ?4529次閱讀

跟李凡老師學(xué)FPGA擴(kuò)頻通信D01:串行通信基礎(chǔ)(課堂筆記)

跟李凡老師學(xué)FPGA擴(kuò)頻通信D01:串行通信基礎(chǔ)(課堂筆記)用笨筆頭整理課堂筆記,用以備忘,溫故而知新。整理文
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 07-15 15:35 ?4505次閱讀
跟李凡老師學(xué)FPGA擴(kuò)頻通信D01:串行通信基礎(chǔ)(課堂筆記)

簡(jiǎn)談 SDRAM的工作原理

SDRAM:Synchronous Dynamic Random Access Memory,同步動(dòng)態(tài)隨機(jī)存儲(chǔ)
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 07-15 15:35 ?4050次閱讀

二進(jìn)制轉(zhuǎn)BCD碼需要幾步?——漫談大四加三算法的Verilog實(shí)現(xiàn)

Hi,大家好!我是至芯科技的李老師。今天講課的題目比較有意思,它是一個(gè)小問(wèn)題:把二進(jìn)制變成BCD碼需要幾步?請(qǐng)
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 04-26 18:29 ?16193次閱讀
二進(jìn)制轉(zhuǎn)BCD碼需要幾步?——漫談大四加三算法的Verilog實(shí)現(xiàn)

新手小白、初級(jí)入門(mén)都可以入手的FPGA開(kāi)發(fā)板

新手小白初級(jí)入門(mén)都可以入手的FPGA開(kāi)發(fā)板,至芯科技ZX-2開(kāi)發(fā)板 FPGA主芯片: ALTERA ....
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 01-04 13:43 ?26544次閱讀

python基礎(chǔ):如何注釋代碼塊

? ? ? 大家好,又到了每日學(xué)習(xí)的時(shí)間了,最近博主在和python打交道,今天我們來(lái)聊一聊python一些基
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 12-26 22:03 ?5580次閱讀
python基礎(chǔ):如何注釋代碼塊

FPGA學(xué)習(xí)算法系列:彩色轉(zhuǎn)灰度

大家好,又到了每日學(xué)習(xí)的時(shí)間了,今天我們來(lái)聊一聊FPGA學(xué)習(xí)中可以遇到的一些算法,今天就聊一聊彩色轉(zhuǎn)....
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 10-26 10:48 ?5545次閱讀

FPGA學(xué)習(xí):使用matlab和ISE 創(chuàng)建并仿真ROM IP核

大家好,又到了每日學(xué)習(xí)的時(shí)間了,今天我們來(lái)聊一聊使用matlab和ISE 創(chuàng)建并仿真ROM IP核。本人想使用
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FPGA學(xué)習(xí):使用matlab和ISE 創(chuàng)建并仿真ROM IP核

FPGA Verilog實(shí)現(xiàn)基本的圖像濾波處理仿真

1、用matlab代碼,準(zhǔn)備好把圖片轉(zhuǎn)化成Vivado Simulator識(shí)別的格式,即每行一個(gè)數(shù)據(jù):img
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 10-19 13:39 ?5475次閱讀

FPGA 實(shí)現(xiàn) 高斯濾波

1、高斯濾波器的實(shí)現(xiàn)方式方法1:與高斯核直接進(jìn)行卷積實(shí)現(xiàn),這樣使用的資源和乘法器 加法器都會(huì)很多。例如3*3窗
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FPGA 實(shí)現(xiàn) 高斯濾波

FPGA verilog實(shí)現(xiàn)中值濾波

一、實(shí)現(xiàn)步驟:1.查看了中值濾波實(shí)現(xiàn)相關(guān)的網(wǎng)站和paper;2.按照某篇paper的設(shè)計(jì)思想進(jìn)行編程實(shí)現(xiàn);3.
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FPGA verilog實(shí)現(xiàn)中值濾波

MATLAB 2013a 的 license 過(guò)期 的解決辦法

兩種解決辦法:自己親測(cè)可以使用第一種辦法:修改系統(tǒng)的時(shí)間到你的license未過(guò)期的時(shí)候,你就依然可以使用MA
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 10-09 15:22 ?6190次閱讀

簡(jiǎn)談 SDRAM的工作原理

SDRAM:Synchronous Dynamic Random Access Memory,同步動(dòng)態(tài)隨機(jī)存儲(chǔ)
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fpga 有符號(hào)數(shù)、無(wú)符號(hào)數(shù)

?在設(shè)計(jì)中,所有的算數(shù)運(yùn)算符都是按照無(wú)符號(hào)數(shù)進(jìn)行的。如果要完成有符號(hào)數(shù)計(jì)算,對(duì)于加、減操作通過(guò)補(bǔ)碼處理即可用無(wú)
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fpga 有符號(hào)數(shù)、無(wú)符號(hào)數(shù)

always block內(nèi)省略else所代表的電路 (SOC) (Verilog)

Abstract在Verilog中,always block可以用來(lái)代表Flip-Flop, Combinat
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always block內(nèi)省略else所代表的電路 (SOC) (Verilog)

FPGA學(xué)習(xí)系列:38. 電子琴的設(shè)計(jì)

設(shè)計(jì)背景:FPGA的學(xué)習(xí)也算是是一種日積月累才能有成就的過(guò)程,前面我們學(xué)習(xí)了各個(gè)模塊,各個(gè)芯片的配置等等,之后
的頭像 FPGA學(xué)習(xí)交流 發(fā)表于 09-26 12:51 ?6958次閱讀

FPGA Verilog中計(jì)數(shù)器的2中寫(xiě)法對(duì)比

功能是,計(jì)數(shù)記到24,清零,重新計(jì)數(shù)….第一種寫(xiě)法:module ? count_debug ? ? ? ?(
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FPGA學(xué)習(xí)系列:內(nèi)存128M的flash芯片設(shè)計(jì)

設(shè)計(jì)背景: FLASH閃存閃存的英文名稱(chēng)是Flash Memory,一般簡(jiǎn)稱(chēng)為Flash,它屬于內(nèi)存....
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FPGA學(xué)習(xí)系列:內(nèi)存128M的flash芯片設(shè)計(jì)

FPGA學(xué)習(xí)系列:37. USB2.0的設(shè)計(jì)

設(shè)計(jì)背景:USB(Universal Serial Bus2.0,通用串行總線)是一種應(yīng)用在計(jì)算機(jī)領(lǐng)域的新型接
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FPGA學(xué)習(xí)系列:37. USB2.0的設(shè)計(jì)

FPGA學(xué)習(xí)系列:36.實(shí)時(shí)時(shí)鐘的設(shè)計(jì)

設(shè)計(jì)背景:????DS1302 是美國(guó)DALLAS公司推出的一種高性能、低功耗、帶RAM的實(shí)時(shí)時(shí)鐘電路,它可以
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FPGA學(xué)習(xí)系列:36.實(shí)時(shí)時(shí)鐘的設(shè)計(jì)

FPGA學(xué)習(xí)系列:35. 紅外線遙控系統(tǒng)的設(shè)計(jì)

設(shè)計(jì)背景:紅外線(Infrared)是波長(zhǎng)介乎微波與可見(jiàn)光之間的電磁波,波長(zhǎng)在760納米(nm)至1毫米(mm
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FPGA學(xué)習(xí)系列:32. 二進(jìn)制轉(zhuǎn)十進(jìn)制的設(shè)計(jì)

設(shè)計(jì)背景:二進(jìn)制轉(zhuǎn)十進(jìn)制在設(shè)計(jì)應(yīng)用中十分的廣泛。尤其在AD轉(zhuǎn)化中是必須所用到的一個(gè)小知識(shí)點(diǎn),學(xué)習(xí)二進(jìn)制轉(zhuǎn)十進(jìn)制
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