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      FPGA技術(shù)驛站

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      Vivado使用小技巧

      有時(shí)我們對時(shí)序約束進(jìn)行了一些調(diào)整，希望能夠快速看到對應(yīng)的時(shí)序報(bào)告，而又不希望重新布局布線。這時(shí)，我們....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-24 15:08 ?336次閱讀
      Vivado使用小技巧

      如何獲取被復(fù)制的寄存器

      vivado -mode tcl和vivado -mode batch有什么區(qū)別？
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-18 10:48 ?354次閱讀
      如何獲取被復(fù)制的寄存器

      淺談Vivado編譯時(shí)間

      隨著FPGA規(guī)模的增大，設(shè)計(jì)復(fù)雜度的增加，Vivado編譯時(shí)間成為一個(gè)不可回避的話題。尤其是一些基于....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-18 10:43 ?946次閱讀
      淺談Vivado編譯時(shí)間

      雙向IO與IOB詳解

      典型的全雙工（Full Duplex）系統(tǒng)如下圖所示，芯片1和芯片2之間有彼此獨(dú)立的數(shù)據(jù)傳輸線，這意....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-18 10:39 ?690次閱讀
      雙向IO與IOB詳解

      Vivado 2024.1版本的新特性(2)

      從綜合角度看，Vivado 2024.1對SystemVerilog和VHDL-2019的一些特性開....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-18 10:34 ?902次閱讀
      Vivado 2024.1版本的新特性(2)

      Vivado 2024.1版本的新特性(1)

      Vivado 2024.1已正式發(fā)布，今天我們就來看看新版本帶來了哪些新特性。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-18 10:30 ?1346次閱讀
      Vivado 2024.1版本的新特性(1)

      如何運(yùn)用Retiming優(yōu)化Block RAM的使用

      對于邏輯級數(shù)較大的路徑，常用的時(shí)序收斂的方法之一就是采用Retiming（中文翻譯為重定時(shí)）。Ret....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 04-18 10:05 ?1034次閱讀
      如何運(yùn)用Retiming優(yōu)化Block RAM的使用

      用FPGA實(shí)現(xiàn)雙調(diào)排序的方法（2）

      典型的排序算法包括冒泡排序、選擇排序、插入排序、歸并排序、快速排序、希爾排序、計(jì)數(shù)排序、雙調(diào)排序等。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 03-21 10:28 ?641次閱讀
      用FPGA實(shí)現(xiàn)雙調(diào)排序的方法（2）

      請問create_generated_clock該怎么使用呢？

      FPGA設(shè)計(jì)中，生成時(shí)鐘分為兩大類：自動生成時(shí)鐘和用戶生成時(shí)鐘。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 01-25 09:06 ?2277次閱讀
      請問create_generated_clock該怎么使用呢？

      采用UltraScale/UltraScale+芯片的DFX設(shè)計(jì)注意事項(xiàng)

      采用UltraScale/UltraScale+芯片進(jìn)行DFX設(shè)計(jì)時(shí)，建議從以下角度對設(shè)計(jì)進(jìn)行檢查。
      的頭像 FPGA技術(shù)驛站 發(fā)表于 01-18 09:27 ?921次閱讀
      采用UltraScale/UltraScale+芯片的DFX設(shè)計(jì)注意事項(xiàng)

      FPGA中時(shí)鐘的用法

      生成時(shí)鐘包括自動生成時(shí)鐘（又稱為自動衍生時(shí)鐘）和用戶生成時(shí)鐘。自動生成時(shí)鐘通常由PLL或MMCM生成....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 01-11 09:50 ?1886次閱讀
      FPGA中時(shí)鐘的用法

      針對UltraScale/UltraScale+芯片DFX應(yīng)考慮的因素有哪些（2）

      UltraScale/UltraScale+芯片開始支持BUFG_*、PLL和MMCM出現(xiàn)在動態(tài)區(qū)，....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-21 09:12 ?1020次閱讀
      針對UltraScale/UltraScale+芯片DFX應(yīng)考慮的因素有哪些（2）

      針對UltraScale/UltraScale+芯片DFX應(yīng)考慮的因素有哪些（1）

      對于UltraScale/UltraScale+芯片，幾乎FPGA內(nèi)部所有組件都是可以部分可重配置的
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-14 16:16 ?716次閱讀
      針對UltraScale/UltraScale+芯片DFX應(yīng)考慮的因素有哪些（1）

      DFX設(shè)計(jì)中Bitstream文件詳解

      Fullconfiguration bitstreams對應(yīng)的是靜態(tài)區(qū)加動態(tài)區(qū)的完整設(shè)計(jì)，因此，該文....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 12-07 10:45 ?1273次閱讀
      DFX設(shè)計(jì)中Bitstream文件詳解

      優(yōu)化DFX設(shè)計(jì)的方法

      假定設(shè)計(jì)中存在兩個(gè)RP，分別為RP1和RP2，那么就要避免出現(xiàn)RP1輸出直接連接到RP2或者相反從R....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-30 09:17 ?820次閱讀
      優(yōu)化DFX設(shè)計(jì)的方法

      如果IP已經(jīng)采用OOC綜合那么是否可以將其修改為Global綜合方式？

      相比于Project模式，Vivado Non-Project模式可以提供用戶更多的控制權(quán)，進(jìn)而用戶....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-16 09:11 ?1176次閱讀
      如果IP已經(jīng)采用OOC綜合那么是否可以將其修改為Global綜合方式？

      DFX設(shè)計(jì)如何分析

      針對DFX設(shè)計(jì)，Vivado提供了命令report_pr_configuration_analysi....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-09 11:23 ?874次閱讀
      DFX設(shè)計(jì)如何分析

      DFX設(shè)計(jì)如何分析

      選項(xiàng)-complexity聚焦在設(shè)計(jì)的資源使用情況，會給出指定RP下各RM的資源使用情況，同時(shí)給出各....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-09 11:22 ?671次閱讀
      DFX設(shè)計(jì)如何分析

      FIFO為什么不能正常工作？

      FIFO為什么不能正常工作？復(fù)位信號有效長度不夠，接口時(shí)序不匹配，可看下面這篇文章。 本文將介紹： ....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 11-02 09:25 ?1329次閱讀
      FIFO為什么不能正常工作？

      SystemVerilog相比于Verilog的優(yōu)勢

      我們再從對可綜合代碼的支持角度看看SystemVerilog相比于Verilog的優(yōu)勢。針對硬件設(shè)計(jì)....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-26 10:05 ?963次閱讀
      SystemVerilog相比于Verilog的優(yōu)勢

      SystemVerilog在硬件設(shè)計(jì)部分有哪些優(yōu)勢

      談到SystemVerilog，很多工程師都認(rèn)為SystemVerilog僅僅是一門驗(yàn)證語言，事實(shí)上....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-19 11:19 ?1250次閱讀
      SystemVerilog在硬件設(shè)計(jì)部分有哪些優(yōu)勢

      從可綜合的RTL代碼的角度聊聊interface

      SystemVerilog引入了interface，這里我們從可綜合的RTL代碼的角度聊聊inter....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-12 09:06 ?1830次閱讀
      從可綜合的RTL代碼的角度聊聊interface

      看一下SystemVerilog中package的使用方法與注意事項(xiàng)

      談到package，用過VHDL的工程師并不陌生。實(shí)際上，SystemVerilog中的packag....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 10-07 11:33 ?2553次閱讀
      看一下SystemVerilog中package的使用方法與注意事項(xiàng)

      DFX模式下如何讀入模塊的網(wǎng)表文件

      DFX模式下要求在設(shè)計(jì)的頂層文件，每個(gè)RP對應(yīng)的RM只以一個(gè)空的接口形式存在，這樣對頂層綜合時(shí)，RM....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-27 09:45 ?561次閱讀

      什么是DFX技術(shù)？DFX設(shè)計(jì)一定要執(zhí)行設(shè)計(jì)規(guī)則檢查嗎？

      DFX（Dynamic Function eXchange）的前身是PR（部分可重配置，Partia....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-21 09:21 ?7419次閱讀
      什么是DFX技術(shù)？DFX設(shè)計(jì)一定要執(zhí)行設(shè)計(jì)規(guī)則檢查嗎？

      FPGA設(shè)計(jì)存在的4類時(shí)序路徑

      命令set_multicycle_path常用來約束放松路徑的約束。通常情況下，這種路徑具有一個(gè)典型....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-14 09:05 ?1016次閱讀
      FPGA設(shè)計(jì)存在的4類時(shí)序路徑

      FPGA設(shè)計(jì)中這兩種情形該怎么約束

      在FPGA設(shè)計(jì)中，我們經(jīng)常會碰到這樣的情形：從快時(shí)鐘域到慢時(shí)鐘域完成位寬轉(zhuǎn)換，這時(shí)，這兩個(gè)時(shí)鐘是同步....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 09-07 09:47 ?554次閱讀
      FPGA設(shè)計(jì)中這兩種情形該怎么約束

      請問如何快速地創(chuàng)建掃描策略呢？

      Vivado提供了豐富的Implementation Strategy，如下圖所示。這使得掃描策略成....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 08-31 14:59 ?726次閱讀
      請問如何快速地創(chuàng)建掃描策略呢？

      把子模塊包含網(wǎng)表的RTL代碼添加到BD中的方法分享

      Vivado以IP為核心的設(shè)計(jì)理念的一個(gè)重要支撐就是IP Integrator（簡稱IPI，IP集成....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 08-24 09:10 ?1636次閱讀
      把子模塊包含網(wǎng)表的RTL代碼添加到BD中的方法分享

      如何給每個(gè)RM添加約束？

      在常規(guī)非DFX（DynamicFunction eXchange）的Vivado設(shè)計(jì)中，我們可能會碰....
      的頭像 FPGA技術(shù)驛站 發(fā)表于 08-17 09:23 ?529次閱讀
      如何給每個(gè)RM添加約束？
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