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易靈思FPGA PS配置模式--v7

準備工作 PS模式首先要把Bitstream Generation中的（1）JTAG模式選擇為Pa....

XL FPGA技術交流發表于 12-24 14:37 ?386次閱讀

淺談LVDS-V1

這里以鈦金的LVDS為例。 LVDS RX 時鐘選擇 LVDS時鐘的接收要連接名字為GPIOx_P_....

XL FPGA技術交流發表于 12-10 10:00 ?130次閱讀

programmer燒寫用戶數據到flash-v1

今天有客戶提出怎樣把用戶數據寫入到flash的操作，本來以為寫的programmer都不支持了，但是....

XL FPGA技術交流發表于 11-28 15:13 ?824次閱讀

RISCV 操作常見問題集 - v6

（1）如果工程直接復制另一個工程，路徑一定要修改，建議重新eclipse工程。（2）clean P....

XL FPGA技術交流發表于 11-27 17:18 ?684次閱讀

Efinity入門使用-v2

1、軟件預設置2、新建工程3、添加源文件4、添加管腳約束5、添加GPIO6、PLL設置7、添加debug8、

XL FPGA技術交流發表于 11-06 15:56 ?232次閱讀

Efinity入門使用-v4

一、軟件預設置二、新建工程三、添加源文件四、添加管腳約束五、添加GPIO六、PLL設置七、IPM添加IP八、

XL FPGA技術交流發表于 11-06 15:56 ?283次閱讀

Efinity入門使用-v3

1、軟件預設置2、新建工程3、添加源文件4、添加管腳約束5、添加GPIO6、PLL設置7、添加debug8、

XL FPGA技術交流發表于 11-06 15:56 ?141次閱讀

RISC V的I2C操作

接口處理top接口output ? ? ?system_i2c_0_io_sda_writeEnable,ou

XL FPGA技術交流發表于 11-01 11:06 ?205次閱讀

RISCV 操作常見問題集 - v5

（1）如果工程直接復制另一個工程，路徑一定要修改，建議重新eclipse工程。（2）clean Project

XL FPGA技術交流發表于 11-01 11:06 ?261次閱讀

Efinity RISC-V IDE入門使用-4

一、Efinity工程io_memoryClk是與存儲器接口共用的時鐘，需要連接正確。UART由于鈦金系列是有

XL FPGA技術交流發表于 11-01 11:06 ?327次閱讀

SOC GPIO操作

sapphire Soc提供了兩個GPIO組每組有4個GPIO，定義為GPIO[3:0]，其中只有GPIO[1

XL FPGA技術交流發表于 11-01 11:06 ?144次閱讀

RISCV 操作常見問題集 - v4

（1）如果工程直接復制另一個工程，路徑一定要修改，建議重新eclipse工程。（2）clean Project

XL FPGA技術交流發表于 11-01 11:06 ?292次閱讀

Efinity軟件安裝-v5

感謝朋友提供的視頻。1、軟件下載易靈思管網地址為https://www.elitestek.com最近一段時間

XL FPGA技術交流發表于 11-01 11:06 ?260次閱讀

常用時序約束使用說明-v1

為了節省每層導入網表的時間，在設置中我們通常不會勾選Aoto Load place and route Dat

XL FPGA技術交流發表于 11-01 11:06 ?193次閱讀

自定義RISC V的bootloader-v2

在生成SoC時，會生成一個預定義bootloader .bin文件，用于指定soc的工程運行的地址，....

XL FPGA技術交流發表于 10-31 12:37 ?616次閱讀

易靈思鈦金系列加密方案-V1

硬件設計要求? 在之前的版本中，加密是通過VCC_AUX來供電的。在新的版本中已經通過單獨的VQPS....

XL FPGA技術交流發表于 10-30 08:04 ?877次閱讀

易靈思Efinity入門使用-v8

Step1:點擊設置 Step2:在Top level project path中輸入路徑 ....

XL FPGA技術交流發表于 10-23 10:37 ?939次閱讀

FPGA軟件Efinity入門使用-v7

? 一、軟件預設置二、新建工程三、添加源文件四、添加管腳約束五、添加GPIO 六、 PLL....

XL FPGA技術交流發表于 10-21 18:55 ?863次閱讀

Efinity FIFO IP仿真問題 -v1

Efinity目前不支持聯合仿真，只能通過調用源文件仿真。我們生成一個fifo IP命名為fifo....

XL FPGA技術交流發表于 10-21 11:41 ?1016次閱讀

易靈思下載器驅動安裝-v2

該下載器把SPI與JTAG管腳進行了分開處理。鑒于JTAG使用較多，SPI使用較少，所以把JTAG放....

XL FPGA技術交流發表于 10-16 18:29 ?1141次閱讀

邏輯布線鎖定用FPGA實現TDC時的邏輯鎖定和布線鎖定

在激光雷達中，使用FPGA實現TDC時需要手動約束進位鏈的位置。這里簡單記錄下。 Efinit....

XL FPGA技術交流發表于 10-15 11:31 ?1849次閱讀

RISCV 操作常見問題集 - v5

（1）如果工程直接復制另一個工程，路徑一定要修改，建議重新eclipse工程。（2）clean P....

XL FPGA技術交流發表于 09-09 18:14 ?664次閱讀

I2C筆記分享

SCL：上升沿將數據輸入到每個EEPROM器件中；下降沿驅動EEPROM器件輸出數據。(邊沿觸發) ....

XL FPGA技術交流發表于 08-13 18:19 ?708次閱讀

programmer下載常見問題總結-v2

programmer下載常見問題總結

XL FPGA技術交流發表于 08-13 16:17 ?1458次閱讀

Efinity編譯生成文件使用指導-v1

接上篇：（6）查看Unassigned Core Pins。在placement下面的palce....

XL FPGA技術交流發表于 08-13 14:22 ?762次閱讀

Efinity編譯生成文件使用指導

（1）查看綜合后的原語在outflow .map是網表對FPGA資源的映射。比如gbuf,dspt....

XL FPGA技術交流發表于 08-13 11:51 ?1251次閱讀

LVDS的GCLK接收方案-v1

在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產生兩個時鐘，一個是fast_clk，一個....

XL FPGA技術交流發表于 08-13 08:44 ?493次閱讀

LVDS的GCLK接收方案

在易靈思的器件上接收LVDS一般采用PLL接收，通過PLL產生兩個時鐘，一個是fast_clk，一個....

XL FPGA技術交流發表于 08-12 17:11 ?1424次閱讀

programmer下載常見問題總結-v4

連接下載器之后什么也讀不出來？一般為驅動沒有安裝，在device manger里面查看是否有libu....

XL FPGA技術交流發表于 08-06 15:21 ?2070次閱讀

programmer下載常見問題總結-v3

（0）連接下載器之后什么也讀不出來說明：一般為驅動沒有安裝，在device manger里面查看....

XL FPGA技術交流發表于 07-30 08:43 ?751次閱讀

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