數字電路根據其邏輯功能的不同特點，可分為組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路的輸出輸出只取決于輸入，與電路的狀態無關。時序邏輯電路的輸出不但與當時所加在電路上的輸入信號有關，而且還與電路的狀態也有關系。既然時序邏輯電路的輸出與狀態有關，那么在時序邏輯電路中必然存在用于存儲電路狀態的器件。

鎖存器和觸發器是時序邏輯電路中基本的存儲器件。鎖存器與觸發器有什么不同的特點?兩者產生的背景如何?鎖存器和觸發器有哪些功能類型?下面簡要進行討論。

1.鎖存器的產生與動作特點

將兩個反相器交叉耦合就可以構成數字電路中最基本的存儲電路，稱為雙穩電路，如圖1所示。所謂交互耦合，是指第一個門電路的輸出作為第二個門電路的輸入(稱為正向連接)，第二個門電路的輸出又作為第一個門電路的輸入(稱為反饋連接)。若將反相器G1的輸出命名為Q，則反相器G2的輸出為Q'，并且定義Q = 0、Q' = 1時表示存儲數據為0，定義Q = 1、Q' = 0時表示存儲數據為1。

圖1 雙穩電路

雙穩電路的存儲數據由鏈路構成的瞬間門電路的狀態決定的，并且能夠永久地保持下去。由于雙穩電路沒有輸入端，所以在鏈路打開之前無法改變其存儲數據。

將雙穩電路中的兩個反相器擴展為二輸入與非門/或非門，就可以構成兩種基本的SR鎖存器(set-reset latch)，如圖2所示。其中與非門/或非門的一個輸入端用于交叉耦合鏈接，另一個則用于外接輸入信號。

圖2 基本SR鎖存器

兩個與非門交叉耦合構成的基本鎖存器輸入端低電平有效，其中SD'用于將鎖存器置1(set)，RD'用于將鎖存器置0(reset)。兩個或非門交叉耦合構成的基本鎖存器輸入端高電平有效，其中SD用于將鎖存器置1，RD用于將鎖存器置0。基本SR鎖存器通過置1和置0兩個輸入信號的共同作用就可以設置鎖存器的存儲數據：當置1輸入端有效而置0輸入端無效時，能夠將鎖存器的存儲數據設置為1;當置1輸入端無效而置0輸入端有效時，能夠將鎖存器的存儲數據設置為0;當置1和置0兩個輸入端均無效時鎖存器的存儲數據保持不變;當置1和置0兩個輸入端均有效時鎖存器的狀態錯誤(Q和Q' 同時為1或者同時為0)，所以在正常應用時，不允許SR鎖存器的兩個輸入端同時有效!即要求SD'+RD'=1或者SDRD=0，稱為SR鎖存器的約束條件。

基本SR鎖存器的輸入信號不受其它信號的控制，是直接作用的，輸入信號的變化能夠實時決定鎖存器的狀態。當數字電路中有多個存儲單元時，就需要為存儲單元引入控制信號，以協調這些存儲單元的動作。

在基本SR鎖存器基礎上，通過與非門G1和G2組成的門控電路引入了時鐘CLK的鎖存器稱為門控SR鎖存器(gated set-reset latch)，如圖3所示。

圖3 門控SR鎖存器

門控SR鎖存器和基本SR鎖存器一樣，具有置0、置1和保持三種功能。由于門控SR鎖存器在時鐘CLK有效電平期間，兩個輸入信號同時有效時仍然會導致鎖存器的狀態錯誤。因此，門控SR鎖存器仍然需要遵守SR=0的約束條件。

為了消除約束，方便應用，需要對門控SR鎖存器進行改進。一種改進思路是使R和S互為相反，即取S=D、R=D'，如圖4所示，這樣門控SR鎖存器的輸入信號S和R就能夠始終滿足SR=0的約束條件。但是，這種改進方法雖然消除了約束，卻改變了鎖存器的功能：當時鐘CLK為高電平時，若D=0則Q=0;若D=1則Q=1。因此，這種鎖存器只具有置0和置1兩種功能，不再是SR鎖存器，而稱為門控D鎖存器。

圖4 門控D鎖存器

無論是門控SR鎖存器還是門控D鎖存器，在時鐘的有效電平期間始終處于工作狀態，輸入信號的變化隨時可能引起鎖存器輸出狀態的變化，因此門控鎖存器受到干擾而產生誤動作的概率大。另外，由于門控D鎖存器的輸出在時鐘為高電平期間始終跟隨輸入信號變化，所以無法構成移位寄存器和計數器這兩類時序邏輯器件，因此，鎖存器在應用上有很大的局限性。

2.觸發器的產生與動作特點

為了提高存儲電路的可靠性，我們希望存儲電路在一個時鐘周期內，只在時鐘的邊沿進行一次狀態更新，以避免門控鎖存器那樣在有效電平期間因干擾輸出可能多次改變狀態的情況。為了區分存儲電路不同的動作特點，將只在時鐘脈沖的邊沿進行狀態更新的存儲器件稱為觸發器(Flip-Flop，簡稱FF)。

SR觸發器的構成方法之一是應用主從式結構，將兩級門控SR鎖存器級聯，第一級稱為主鎖存器，第二級稱為從鎖存器，如圖5所示。

圖5 主從式SR觸發器

主從式SR觸發器的工作過程是：(1)當時鐘脈沖CLK為低電平時，主鎖存器保持，從鎖存器工作，Q=Qm;(2)當時鐘脈沖的上升沿到來時，主鎖存器開始接收輸入S和R信號以確定主鎖存器的狀態，而從鎖存器繼續保持CLK為低電平時的狀態不變;(3)當時鐘脈沖為高電平時，主鎖存器工作，從觸發器的狀態依然保持不變;(4)當時鐘脈沖的下降沿到來時，主鎖存器將由工作轉為保持，鎖定了時鐘脈沖CLK下降到來瞬間主鎖存器的狀態。同時，從鎖存器開始工作，將主鎖存器的狀態傳遞給從鎖存器。

綜上分析，主從式SR觸發器的狀態是在時鐘的下降沿到來瞬間更新，其狀態是由時鐘CLK為高電平期間輸入信號S和R決定的。

由于主從式SR觸發器中的主鎖存器在時鐘脈沖為高電平期間始終處于工作狀態，所以觸發器的抗干擾能力還沒有得到有效的改善。另外，主從式SR觸發器對輸入信號S和R仍有約束，即要求滿足SR=0的約束條件。

為了消除約束，另一種改進思路是利用觸發器的輸出Q和Q'互為相反的特點來滿足約束條件。具體的做法是，將SR觸發器的輸出Q反饋到R端與K信號相與，將Q'反饋到S端與J信號相與，如圖6所示。這種改進方法同樣改變了觸發器的邏輯功能，不再是原來的SR觸發器，而稱為JK觸發器。經過推理可知，JK觸發器除了具有置0(JK=01時)、置1(JK=10時)和保持(JK=00時)三種功能外，還增加了一種新功能：翻轉(toggle)功能(JK=11時)，即當時鐘脈沖的下降時到來時，觸發器的狀態與原來的相反。

圖6 主從式JK觸發器

由于主從式JK觸發器將輸出Q反饋到K端，所以當Q=0時將輸入信號K封鎖(相當于K=0)，在J信號的作用下只能將觸發器置1或者保持，因此在一個時鐘周期內，觸發器一旦被置1后就不可能再返回到原來的0狀態。同理，由于將Q'反饋到J端，所以當Q=1時將J信號封鎖(相當于J=0)，在K信號的作用下只能將觸發器置0或者保持，因此在一個時鐘周期內，觸發器被置0后也不可能再返回到原來的1狀態。根據上述分析可知，主從式JK觸發器在每個脈沖周期內只能翻轉一次，當觸發器受到干擾發生誤翻后就不可能再返回原來的狀態了。主從式觸發器目前已經被淘汰，被性能更優越的邊沿觸發器所取代。

邊沿觸發器只在時鐘脈沖的邊沿(上升沿或者下降沿)工作，其余時間均不工作。由于工作時間極短，所以受到干擾的概率很小，因而具有很強的抗干擾能力。邊沿D觸發器的電路框圖如圖7所示，由兩級門控D鎖存器級聯構成，在時鐘脈沖的上升沿工作。

圖7 邊沿D觸發器

邊沿D觸發器的工作過程是：(1)時鐘脈沖為低電平時，第一級鎖存器工作，其輸出Q1隨輸入信號D變化，第二級鎖存器保持原來的狀態不變;(2)當時鐘脈沖的上升沿到來時，第一級鎖存器由工作轉為保持，Q1鎖定了上升沿到來瞬間輸入信號D的值。與此同時，第二級鎖存器開始工作，其輸出Q跟隨Q1變化，而Q1為時鐘CLK上升沿到來瞬間輸入信號D的值;(3)時鐘脈沖為高電平時，第一級鎖存器保持、第二級鎖存器跟隨，此時Q=Q1=D保持不變;(4)時鐘脈沖下降沿到來時，第一級鎖存器工作，開始接收下一個周期輸入信號D的數據。與此同時，第二級鎖存器由工作轉為保持，保持上一個時鐘脈沖上升沿到來時輸入D的值不變。

綜上分析，邊沿D觸發器的狀態僅取決于時鐘脈沖上升沿到達時刻輸入信號D的值，其余時間均保持不變，即上升沿之前和之后輸入信號D的變化對觸發器的狀態都沒有影響。邊沿觸發器這一特點有效地提高了觸發器工作的可靠性。

3.鎖存器和觸發器的功能類型

基本SR鎖存器的輸入信號不受其他信號的控制，其狀態直接由置0 和置1信號共同決定。門控鎖存器是在時鐘的有效電平期間工作的存儲器件，有門控SR鎖存器和門控D鎖存器兩種類型。其中SR鎖存器具有置0、置1和保持三種功能，而D鎖存器只具有置0和置1兩種功能。

觸發器是在時鐘脈沖的邊沿進行狀態更新的存儲器件，有主從式和邊沿等多種電路結構，有SR觸發器、D觸發器和JK觸發器三種類型。其中SR觸發器具有置0、置1和保持三種功能，D觸發器具有置0和置1兩種功能，而JK觸發器具有置0、置1、保持和翻轉四種功能。

若將JK觸發器的兩個輸入端J和K相連，并且命名為T，那么當T=0時觸發器保持，T=1觸發器翻轉。這種只具有保持和翻轉功能的觸發器稱為T觸發器。若將JK觸發器的輸入信號J和K都接高電平，則能夠構成只具有翻轉功能的T'觸發器。因此，T觸發器和T'觸發器可以看作是JK觸發器的應用。另外，將D觸發器的輸出Q'與輸入端D相連，也能夠構成T'觸發器。

D觸發器雖然功能簡單，但由于只有一個輸入端，所以應用很方便。JK觸發器功能最強大，因而合理應用JK觸發器可以簡化電路設計。

D觸發器和JK觸發器有商品化的器件出售，其中74HC74為上升沿工作的雙D觸發器，而74HC112為下降沿工作的雙JK觸發器。