對于高頻系統(tǒng)來說，電磁干擾(EMI)是個不小的危害，噪聲具有頻譜寬、隱蔽性強、難于消除等特點，因此將噪聲抑制到最小對提高系統(tǒng)性能指標是必要的。對于抑制噪聲、減小EMI，可以通過改進電源方案、降低電源噪聲、優(yōu)化時鐘方案、正確產(chǎn)生邏輯信號，以及設計接口電路和信號線連接部分。本文將闡述如何通過上述方案減小高頻系統(tǒng)控制電路產(chǎn)生的噪聲以提高系統(tǒng)性能。

對于實現(xiàn)10納秒觸發(fā)控制電路這一基本功能并不是一件難事，但是對于某些領域，會有一些特殊的要求，要想完全達到指標，對電磁兼容性有很高要求。本文提出的設計應用于對高頻電路的控制，可實現(xiàn)對系統(tǒng)無射頻干擾，傳輸距離可達到30米，滿足TTL電平要求，最高時鐘頻率為50MHz。

整個電路設計主要分為四部分：電源部分設計(包括底層設計)、時鐘部分設計、邏輯部分設計和接口部分設計。對于減小系統(tǒng)噪聲，電源的管理是首要的。首先采用高性能DC-DC進行電能的轉(zhuǎn)換，把有紋波輸出的直流電源隔離。控制電路中并不是單電源供電的，對于緩沖電路是采用5V供電，對于可編程器件采用3.3V和1.5V供電，因此還需要兩個LDO對電壓進行變換。

對于外部時鐘部分，電路中采用了精度小于30ppm的3.3V晶振，給可編程器件提供時鐘源。由于可編程邏輯器件內(nèi)置鎖相環(huán)，可以保持與外部時鐘的同步，同時還可滿足倍頻需要，可編程邏輯器件還內(nèi)置全局時鐘總線，可滿足邏輯的同步建立。為了驅(qū)動外部TTL設備，控制系統(tǒng)采用了可編程邏輯器件和高速CMOS器件進行緩沖，為了實現(xiàn)長距離傳輸，還需對輸出信號進行終端匹配。接口部分指的是接插件，接插件具有較大的引線電感，很容易造成信號傳輸線的阻抗不匹配，因此需要做好屏蔽才能減少EMI問題。

為了提高整體性能和增強抗ESD能力，電路采用四層PCB板設計。四層板的排列為：第一層為元件層和重要信號布線層，第二層為地層，第三層為電源層，第四層為一般信號布線層。第一層緊鄰地層，可對信號回路提供最好的耦合，因此應布最重要的信號線，同時為了減小引線電感，頂層器件全部選用表貼器件。第二層為地平面，對地層信號提供最好的耦合回路，同時對電源層提供一定的去耦。第三層電源層只是直流電源走線，為簡化設計，并未布置成電源面，對于沒有電源線的空白區(qū)域，可以布置一些不是很重要的信號線，而且這些信號線要距離電源線較遠，不能對電源造成串擾。第四層為信號線層，對于緩沖器后面的線，由于加了終端匹配，上升沿變緩，因此不容易超過電長走線長度，基本在第四層傳到控制輸出端口。控制整體框圖如圖1所示。

電路的電源及接地部分設計

1. 電源隔離及電壓轉(zhuǎn)換

外部直流供電電源采用線性電源供電，紋波較小，但直流噪聲仍然可達到50mV，通過DC- DC模塊進行能量轉(zhuǎn)換后，噪聲可降低到25mV以下，由于DC-DC對高頻進行了很好的抑制，因此，電源部分帶來的噪聲不會串到高頻系統(tǒng)中。在DC-DC模塊輸入端加整流和電容濾波處理，是在DC-DC模塊之前對噪聲的抑制。DC-DC輸出端加穩(wěn)壓處理是為了保證對供電器件的保護，同時加電容對輸出的低頻部分進一步做濾波處理。在控制系統(tǒng)中，可編程邏輯器件的供電并不是單電壓的，還需要DC-DC輸出的5V直流通過LDO進行變壓，LDO對DC-DC輸出的電壓中的噪聲部分還可進一步抑制，尤其是對高頻部分，通過2個LDO，將5V直流電壓變到3.3V和1.5V兩組輸出到可編程器件。DC-DC去耦處理如圖2。

2. 接地部分設計

此控制系統(tǒng)采用四層PCB設計，具有完整的地平面，可以對信號提供低阻抗返回路徑，因此可以降低信號對外界造成的輻射。對于接地部分，有單點接地和多點接地兩種設計。對于1MHz以下的部分采用單點接地，這時分布阻抗的影響較小。對于1MHz或更高頻率的電路部分，返回路徑的電感會對電路產(chǎn)生作用，產(chǎn)生壓降或射頻電流，因此高于1MHz的電路部分采用多點接地。多點接地可以減少噪聲產(chǎn)生電路與參考面間的電感。

時鐘信號線最大走線長度計算

采用有源時鐘主要是為可編程邏輯器件提供參考信號，時鐘的精度可以直接決定控制電路的性能。本設計中時鐘的精度采用30ppm，通過可編程邏輯器件內(nèi)的鎖相環(huán)電路，實現(xiàn)對參考時鐘的同步。有源時鐘由外部直接供電(3.3V)，即可輸出時鐘信號，時鐘輸出信號升降沿基本為4～6ns，在設計時，時鐘信號線的走線長度不應超過電長走線，超過此長度的線叫電氣長線，就會產(chǎn)生傳輸線效應。采用基本公式計算時鐘信號單程最長走線的公式為：

L=(tr/2)*VP

VP=

L：在微帶線(micro strip line)中電氣長線長度；

tr：信號上升沿時間，取4ns；

VP：信號在微帶線中傳輸?shù)乃俣龋?

C：光速

ε：元件層與地平面的相對介電常數(shù)，通常取4.5。

按上述公式計算的時鐘信號在微帶線中傳輸?shù)乃俣葹?.414*108m/s，因此，始終信號線最大走線長度28.3cm。

為了保證時鐘信號的完整性，在有源時鐘電源輸入端需要加去耦器件，電路如圖3所示，在此電路中，采用0.1uF和0.001uF的π型網(wǎng)絡，比單獨使用一個0.001uF的電容去耦性能在高頻部分改善6dB，見圖4。

另外，時鐘在進行布線時不應有層間跳變，因為每個通孔會產(chǎn)生1～3nH的電感，這一走線電感可能引起信號完整性問題以及阻抗不匹配和潛在的RF輻射，對高頻系統(tǒng)都可能產(chǎn)生負面的影響。

電路的邏輯部分設計

邏輯部分主要包括邏輯輸入、邏輯輸出、數(shù)據(jù)緩沖和終端匹配4個部分，邏輯的產(chǎn)生靠可編程邏輯器件來完成，由于產(chǎn)生的是低壓邏輯信號，因此需要高速CMOS器件進行緩沖，來驅(qū)動控制設備。

1.邏輯輸入

對于低電壓可編程邏輯器件來說，如果輸入信號電平偏高，通常在信號輸入端串接一限流電阻，阻值根據(jù)具體器件和電壓差而定，對于此設計電路來說，輸入信號為標準TTL信號，而可編程邏輯器件輸入電平最大為3.3V兼容，因此在輸入信號與可編程器件之間串接一個100歐姆電阻進行限流，以保證可編程器件的使用安全。

2.邏輯輸出

為了保證輸出的同步性，在可編程邏輯器件內(nèi)部，對輸出信號做了鎖存。同時，可編程邏輯器件內(nèi)部的布線也是很復雜的，通常器件廠家總是公布對邏輯布線進行了很大的升級、改進，但仍然有很大的提升空間，因此，通過人為的邏輯控制以及內(nèi)部的布局控制，對于改善信號輸出性能會帶來一定的改善。這就好比很多PCB廠商，雖然軟件本身的自動布線功能一再改善，但多數(shù)情況下還是達不到完全理想的性能，還需手工修改進行補償。

3.數(shù)據(jù)緩沖

可編程邏輯器件只是實現(xiàn)了邏輯關系的產(chǎn)生，但輸出的數(shù)據(jù)驅(qū)動能力和傳輸距離都受到了很大的限制，因此還需要加數(shù)據(jù)緩沖來對控制設備的驅(qū)動。設計中采用高速CMOS器件進行數(shù)據(jù)緩沖，具有高扇出電流、高速、功耗低等特點，但此控制電路控制信號傳輸距離為30米，以此需要將TTL轉(zhuǎn)為差分控制，接收端在將差分信號轉(zhuǎn)為TTL信號，即可實現(xiàn)高速遠距離的控制。

4.終端匹配

對于差分傳輸，1M頻率的信號通常可傳輸90米作用，但為了保證信號的完整性，通常在差分接收端加120歐姆平衡電阻，同時在信號線上串接一匹配電阻。本設計根據(jù)實際需要選用51歐姆匹配電阻，不同的情況需要做調(diào)整。

電路的接口部分設計

電路的接口部分采用DB型插頭進行差分信號的傳輸，差分信號在傳輸時不容易輻射干擾，但由于阻抗不匹配造成的干擾還是可能產(chǎn)生誤碼的。插頭采用彎針焊接到PCB上，彎針和焊接孔將會產(chǎn)生一定的電感，造成傳輸路徑的不匹配，由于阻抗不匹配造成信號在接插件處反射，對后面一級控制系統(tǒng)產(chǎn)生EMI。將接插頭的外殼接到數(shù)字地，在接到系統(tǒng)地的低阻抗回路就會對接插頭處的反射噪聲信號提供一個低阻抗回路，從而減小對下一級電路的影響。當然，主要的消除措施是在接收端加終端匹配。

本文小結(jié)

本文介紹的設計方案具有很高的控制信號轉(zhuǎn)換速度，較長的通訊距離，會對高頻系統(tǒng)產(chǎn)生很小的EMI。控制電路采用四層PCB和較優(yōu)化的布局，還提高了抗ESD能力。在電源部分采用了DC-DC隔離和LDO器件對可編程邏輯進行分壓處理。DC-DC是能量轉(zhuǎn)換器件，可以對輸入噪聲做很好的隔離，本身產(chǎn)生的噪聲也低于25mV，LDO器件可除穩(wěn)壓輸出外，還可以對噪聲進行抑制。采用高精度晶振和數(shù)組鎖相環(huán)時鐘控制可以提高系統(tǒng)精度和可靠性，還可以對外部時鐘進行倍頻處理。邏輯產(chǎn)生部分，采用高速CMOS器件進行緩沖并采用差分形式將信號進行轉(zhuǎn)換，既提高了轉(zhuǎn)換速度又增加了控制距離。由于接插件部分給傳輸帶來的阻抗不匹配，因此接插件做接地處理，給噪聲提供低阻抗返回路徑，同時在接收端加匹配措施，避免了干擾信號傳到下一級系統(tǒng)中。

高頻噪聲會對高頻系統(tǒng)信號產(chǎn)生干擾甚至交調(diào)到高頻系統(tǒng)中，因此對于本設計，對噪聲抑制和提高EMC做了很好的改善，如晶振的電路設計中，采用0.1uF和0.001uF的π型電容網(wǎng)絡使噪聲抑制得到6dB的改善，但這種改善只有在高頻部分才會有效，在低頻部分和使用0.001uF的電容進行去耦效果幾乎是一樣的。