1設(shè)置LockTime變頻鎖定時(shí)間

　　2設(shè)置FCLK與晶振輸入頻率（Fin）的倍數(shù)

　　3設(shè)置FCLK，HCLK，PCLK三者之間的比例

　　LockTime 變頻鎖定時(shí)間由LOCKTIME寄存器（見(jiàn)下表）來(lái)設(shè)置，由于變頻后開(kāi)發(fā)板所有依賴時(shí)鐘工作的硬件都需要一小段調(diào)整時(shí)間，該時(shí)間計(jì)數(shù)通過(guò)設(shè)置 LOCKTIME寄存器［31:16］來(lái)設(shè)置UPLL（USB時(shí)鐘鎖相環(huán)）調(diào)整時(shí)間，通過(guò)設(shè)置LOCKTIME寄存器 ［15:0］設(shè)置MPLL調(diào)整時(shí)間，這兩個(gè)調(diào)整時(shí)間數(shù)值一般用其默認(rèn)值即可。

　　表2-8變頻鎖定時(shí)間寄存器（LOCKTIME）

　　FCLK與Fin的倍數(shù)通過(guò)MPLLCON寄存器設(shè)置，三者之前有以下關(guān)系：

　　MPLL（FCLK） = （2*m*Fin）/（p*2^s）

　　其中：m = MDIV + 8， p = PDIV + 2， s = SDIV

　　當(dāng)設(shè)置完MPLL之后，就會(huì)自動(dòng)進(jìn)入LockTime變頻鎖定期間，LockTime之后，MPLL輸出穩(wěn)定時(shí)鐘頻率。

　　表2-9 MPLL配置寄存器（MPLLCON）

　　通過(guò)上述算法比較難以找到合適的PLL值，下表給出了官方推薦的一些MPLL參考設(shè)置：

　　表2-10 官方推薦MPLL

　　MPLL（FCLK） = （2*（MDIV+8） * Fin） / （（PDIV+2） * 2^（SDIV））。

　　確定時(shí)鐘頻率最關(guān)鍵的代碼：

　　ChangeMPllValue（（mpll_val》》12）&0xff， （mpll_val》》4）&0x3f， mpll_val&3）;

　　上面調(diào)函數(shù)實(shí)現(xiàn)了MDIV=92 PDIV=1 SDIV=1從而計(jì)算MPLL和UPLL的值。

　　m=（MDIV+8）=100， p=（PDIV+2）=3，s=SDIV=1.

　　ChangeClockDivider（key， 12）;

　　再找出函數(shù)的原型分析下，

　　//*************************［ MPLL ］*******************************

　　下面這個(gè)函數(shù)就是確定MPLLCON寄存器的值也就是確定MDIV、PDIV、SDIV的值。

　　void ChangeMPllValue（int mdiv，int pdiv，int sdiv）

　　{

　　rMPLLCON = （mdiv《《12） | （pdiv《《4） | sdiv;

　　}

　　上面已經(jīng)計(jì)算出來(lái)m=（MDIV+8）=100， p=（PDIV+2）=3，s=SDIV=1.

　　m p s 的值，從而可以得出 MPLL=（2*100*12）/（3*1）=400MHZ

　　m=77+8=85，p=5，s=0

　　UPLL=（85*12）/（5*1）=97/5=

　　FCLK=400MHZ

　　又因?yàn)镕CLK:HCLK:PCLK的分頻比為1:4：8，從而得到HCLK的值為100MHZ，PCLK的值為50MHZ。