【摘　要】　介紹了一種基于Verilog－HDL描述的多功能步進電機控制芯片的可綜合方案，該方案可方便地構成兩相雙極或四相單極步進電機的控制系統。外接元件極少，只需給定時鐘、轉向以及工作模式信號，就可使系統工作。該方案采用模塊化設計，可擴展性好，為步進電機的低成本控制提供了一種新的思路和實現方法。
　　　關鍵詞：ispLSI器件，Verilog┐HDL，四相步進電機

1　引　言
　　步進電機是一種將數字信號轉換為角位移或線性位移的控制驅動裝置。它的速度和控制脈沖嚴格同步，響應速度極快，有較高的重復定位精度，大量應用在精密控制的場合。
　　常用的步進電機控制系統，采用微機控制，用軟件實現其步進脈沖的產生。這種方法程序量大，占用CPU時間較多，限制了步進電機速度的進一步提高，而且軟件方式的抗干擾性能較差，在EMI較嚴重的場合其可靠性不如純硬件電路。在硬件中，環形分配器邏輯關系復雜，用傳統的分立元件實現，電路規模大，連接線復雜，靈活性差，功耗較大，其系統可靠性也不盡人意。
　　ISP（In－system Programming）技術是由Lattice半導體公司首先提出的一種新技術，它以大規模可編程邏輯器件為核心，具有對電子器件、電路板、甚至整個電子系統的邏輯和功能進行動態重組的能力。它可以取代幾乎所有的74系列芯片，可根據需要自主配置其硬件資源，電路功耗低，是硬件軟件化的關鍵。
　　　　傳統的電子系統設計，多采用原理圖輸入，過程復雜，只能從結構上對電路進行描述，設計靈活性差。現代的EDA／ESDA設計工具，均采用HDL（HardwareDescription Language）作為設計輸入，它可以從電路行為級開始建模，設計效率高，靈活性強。VHDL是國際上第一個標準化的HDL（IEEE－1076），而VerilogHDL是1995年實現標準化的新HDL標準（IEEE－1364），其描述方式接近C語言，編寫風格簡明，代碼效率高，并支持模擬仿真。用它描述的步進電機控制系統，結構明晰，可擴展性好。經綜合生成網表下載后就可生成硬件電路。
2　芯片設計思想概述
2．1　總體架構
　　整個芯片采用模塊化設計方式，TOP－DOWN的設計方法。
　　該芯片共有三種驅動工作模式：波驅動（Wave）模式、半步驅動（Half Step）式，全步模式。
　　波驅動模式也稱四相單四拍工作模式，電機的四個繞組分別輪流通電；全步模式也稱四相雙四拍工作模式，每一時刻，電機總有兩相繞組同時通電；半步模式也稱四相八拍控制方式。這種工作模式下，步進電機每一步的步距僅為全步模式的一半，常用于精密定位。
　　上述三種工作模式由芯片的模式輸入（mode）指定切換。芯片上還配置正反轉輸出控制（fw），復位控制（rst）和緊急停車控制（en）。芯片結構示意圖見圖1。

2．2　各部分功能分析
　　脈沖產生部分：該部分實際上是一系列特殊的計數器，每當CP時鐘的上升沿到來時，計數器輸出下一狀態，驅動步進電機。
　　時鐘控制部分：該部分實際上是帶輸入控制的同相門。當en＝0時，門被封鎖，輸出高阻態；en＝1時，門打開，CP通過該門輸入。該部分可用作停車控制。與MCU接口時，CP可由單獨的振蕩電路提供，MCU不用干預CP的產生，可節省MCU時間。
　　輸入輸出邏輯控制：該部分包括輸出選擇，模式選擇，復位控制，方向控制，全橋驅動抑制信號控制。這一部分在設計的頂層模塊中描述。
3　各模塊的設計
　　根據各部分的功能，將全系統分為脈沖產生模塊、時鐘控制模塊和頂層模塊三部分。
各模塊關系如圖2所示。 3．1　脈沖產生電路的設計
　　根據步進電機三種不同驅動方式的特點，列出驅動口的真值表，利用狀態機的方法建立相應模型。
　　在Verilog語言中，可以將時鐘信號上升沿設置為觸發的敏感事件，用case語句實現狀態的轉移，由if－else檢測正反轉控制信號和rst信號。每當cp的上升沿到來時，電路輸出下一狀態。fw＝1時，電機正轉，fw＝0反轉，rst＝0時輸出復位，rst＝1時正常工作。每個Verilog模塊以module開頭，以endmodule結束。

　　下面給出半步驅動模式源程序：


　　以上程序是否滿足設計功能要求呢？為此，我們編寫了測試程序，并在Active－HDL仿真平臺下進行功能驗證。由于各模塊功能引腳類似，下面只給出半步驅

　　其仿真波形如圖3所示。

　　由仿真波形可見，滿足設計的功能要求。
3．2　時鐘控制模塊設計
　　本電路是時鐘信號傳輸的通道，電路時鐘輸出端cpd接至脈沖輸入cp端。當en＝1時，系統正常工作，cpd＝cp；en＝0時，cpd輸出高阻態，無時鐘脈沖輸入到脈沖產生器。en可作為緊急停車控制。
　　源程序如下：

3．3　驅動抑制信號的設計
　　　　在本設計中，輸出驅動采用L298高壓大電流雙H橋芯片，輸入為邏輯電平，具有輸入抑制功能。下面以兩相雙極步進電機接法來說明驅動抑制信號的作用。
　　L298可接入Rs作為電流反饋。正常工作時（A＝1，B＝0），電流通路為Vss－Q1－L－Q4－Vdd。由驅動波形分析可知，在波驅動和半步模式下，當換流時（A＝B＝0），Q4沒有關斷，續流通道Vdd－D2－L－Q4－Rs－Vdd，這樣不僅會延長繞組電流衰減時間，還會增大Rs上的功耗。為解決這一矛盾，特引入抑制信號inh。此時若使抑制信號inh＝0，就可強制Q1、Q2、Q3、Q4全部關斷，此時，換流通道Vdd－D2－D3－Vss。當抑制信號有效時，還能防止信號串擾。
　　圖5是L298其中一個全橋的示意圖。其中，A、B兩路信號分別用于控制兩個橋臂，當A、B兩路信號不同時為0時，驅動抑制inh＝1，不產生抑制作用；當A＝B＝0時，inh＝0，產生抑制。
　　由上述分析可知：inh1＝A＋B，inh2＝C＋D（inh1，inh2分別為左右兩橋的驅動抑制信號）。

3．4　頂層模塊設計
　　頂層模塊中包括有輸出選擇，驅動模式選擇，復位控制，方向控制及全橋驅動抑制信號控制。因此，根據系統控制要求，調用上述所有的模塊，是頂層模塊的主要任務。當mode＝00時，輸出為波驅動模式，mode＝01時，輸出為全步模式，mode＝10時，輸出為半步模式，mode＝11時，err＝1，報錯，輸出為高阻態。抑制輸出為in1、in2，全步模式時in1、in2輸出均為1。
　　頂層設計源程序如下：



　　根據頂層模塊的功能，我們設計了該模塊的測試程序，并進行了仿真。由波形分析可見，完全達到設計要求。下面給出mode＝10時，半步驅動的輸出波形。頂層仿真波形如下：
　　由于各模塊的獨立性，在物理測試過程中可對各模塊分開綜合調試，以此確保硬件電路能同時滿足預期的功能和邏輯約束條件。本設計使用Syplify作為綜合器，生成edif文件后，用lattice的ispEXPERTComplier生成jed文件，再用ispDCD配合JTAG電纜下載至lattice ispLSI1032中進行硬件電路驗證。

4　結束語
　　本設計綜合后下載于ispLSI1032，并以此構成步進電機控制系統，使用ASTROSYN 12V步進電機進行了試驗。試驗中由89C2051單片機產生模式選擇信號，由555組成振蕩電路，產生1．5kHz時鐘信號。試驗證明，此系統功能滿足設計要求，控制靈活，工
作穩定，電機無失步現象。

1　王金明，楊吉斌編著．數字系統設計與Verilog HDL（第1版）．北京：電子工業出版社，1998，1
2　楊渝欽主編．控制電機（第1版）．北京：機械工業出版社，2001