2. 解決方案

　　* 設(shè)計人員永遠(yuǎn)都不應(yīng)犯下上述（圖2）低級錯誤。

　　* 如果復(fù)位實現(xiàn)如圖3所示，那么設(shè)計人員應(yīng)保證復(fù)位源（在該示例中為SW_Q）總是在觸發(fā)器的SET/CLR輸入使用，而不在D或CLK使用。

　　* 解決這個問題的最好的方法是在復(fù)位狀態(tài)機中使用之前注冊該復(fù)位源。 雖然它將導(dǎo)致時鐘依靠全局復(fù)位斷言，但是無論如何，如果沒有時鐘，該內(nèi)部復(fù)位（SW_Q）都不會斷言。請參見圖4.

　　圖4：解決方案1

　　此外，用戶也可以擴(kuò)展SW_Q斷言，然后再在設(shè)計中使用它，復(fù)位斷言與時鐘無關(guān)。 請參見圖5.

　　圖5：解決方案2

　　復(fù)位路徑的組合邏輯

　　1. 問題（I）

　　如果組合邏輯輸入大約在同一時間發(fā)生變化，那么使用復(fù)位路徑中的組合邏輯可能產(chǎn)生干擾，這可能在設(shè)計中觸發(fā)虛假復(fù)位。下面是一個RTL代碼，它會在設(shè)計中意外復(fù)位。

　　assign module_a_rstb = ！（（slave_addr［7:0］==8‘h02 & write_enable & （wdata［7:0］==00））

　　always @（posedge clk or negedge module_rst_b）

　　if（！module_rst_b） data_q <= 1’b0;

　　else data_q <= data_d;

　　在上面的示例中，slave_addr，write_enable和wdata改變它們的值 w.r.t system clock，使用靜態(tài)時序分析，設(shè)計人員可以保證在目標(biāo)觸發(fā)器的設(shè)置時間窗口之前這些信號在一個時鐘周期內(nèi)的穩(wěn)定性。然而，在該示例中，這些信號直接用作觸發(fā)器的異步清零輸入。

　　因此，即使在特定的時間slave_addr［7:0］在邏輯上將其值從“00000110”改為 “01100000”，但由于組合邏輯的傳播延遲（凈延遲和信元延遲）它可以用一個序列“00000110 --> 00000010 --> 00000000 --> 01000000 --> 01100000”生成過渡。

　　在這段時間里，salve_addr為“00000010”，如果wdata［7:0］始終為零且“write_enable” 已經(jīng)被斷言，那么它將在module_rst_b創(chuàng)建一個無用脈沖，從而導(dǎo)致虛假復(fù)位。

　　圖6：復(fù)位路徑的組合邏輯

　　2. 解決方案

　　首先注冊組合輸出，然后再將其用作復(fù)位源（如圖7所示）。

　　圖7：復(fù)位路徑的組合邏輯解決方案

　　3. 問題（II）

　　在上面的示例中，復(fù)位路徑的組合邏輯解決方案并不完善。如果組合邏輯輸入大約在同一時間發(fā)生變化，那么它可能在設(shè)計中觸發(fā)虛假復(fù)位。然而，如果組合邏輯的輸入信號變化相互排斥，那么它可能不會引起任何設(shè)計問題。例如，測試模式和功能模式相互排斥。因此復(fù)位路徑的測試復(fù)用是有效的設(shè)計實踐。

　　然而，對于某些情況，變化相互排斥的靜態(tài)信號或信號可能會導(dǎo)致設(shè)計出現(xiàn)虛假復(fù)位觸發(fā)。下面的示例描述了此類設(shè)計可能出現(xiàn)問題。

　　圖8：復(fù)位路徑的組合邏輯（問題 2）

　　在上面的示例中，多路復(fù)用結(jié)構(gòu)用于復(fù)位路徑，同時進(jìn)行RTL編碼。其中“mode” 是一個控制信號，不頻繁改變，而mode0_rst_b和mode_1_rst_b是兩個復(fù)位事件，然而在合成RTL時，在門控級它被分解成不同的復(fù)雜的組合（And-Or-Invert［AOI］）信元。雖然在邏輯上它相當(dāng)于一個多路復(fù)用器，但由于不同的信元和凈延遲，每當(dāng)信號“mode”從 1-->0變化時，final_rst_b都會產(chǎn)生干擾。

　　4. 解決方案

　　* 在合成過程中在復(fù)位路徑保留多路復(fù)用結(jié)構(gòu)，因為多路復(fù)用結(jié)構(gòu)與其他組合邏輯相比易于產(chǎn)生干擾。MUX Pragma可以在編碼RTL時使用，這將有助于合成工具在復(fù)位路徑中保留任何多路復(fù)用器。