傳統微處理器中，Cache不命中或訪存事件都會對CPU的執行效率產生負面影響，而總線接口單元（BIU）的工作效率會決定此影響的程度。當多個CPU核心同時要求訪問內存或多個CPU核心內私有Cache同時出現Cache不命中事件時，BIU對這多個訪問請求的仲裁機制以及對外存儲訪問的轉換機制的效率決定了CMP系統的整體性能。因此尋找高效的多端口總線接口單元（BIU）結構，將多核心對主存的單字訪問轉為更為高效的猝發（burst）訪問; 同時尋找對CMP處理器整體效率最佳的一次Burst訪問字的數量模型以及高效多端口BIU訪問的仲裁機制將是CMP處理器研究的重要內容。

6 操作系統設計: 任務調度、中斷處理、同步互斥

對于多核CPU，優化操作系統任務調度算法是保證效率的關鍵。一般任務調度算法有全局隊列調度和局部隊列調度。前者是指操作系統維護一個全局的任務等待隊列，當系統中有一個CPU核心空閑時，操作系統就從全局任務等待隊列中選取就緒任務開始在此核心上執行。這種方法的優點是CPU核心利用率較高。后者是指操作系統為每個CPU內核維護一個局部的任務等待隊列，當系統中有一個CPU內核空閑時，便從該核心的任務等待隊列中選取恰當的任務執行，這種方法的優點是任務基本上無需在多個CPU核心間切換，有利于提高CPU核心局部Cache命中率。目前多數多核CPU操作系統采用的是基于全局隊列的任務調度算法。

多核的中斷處理和單核有很大不同。多核的各處理器之間需要通過中斷方式進行通信，所以多個處理器之間的本地中斷控制器和負責仲裁各核之間中斷分配的全局中斷控制器也需要封裝在芯片內部。

另外,多核CPU是一個多任務系統。由于不同任務會競爭共享資源，因此需要系統提供同步與互斥機制。而傳統的用于單核的解決機制并不能滿足多核，需要利用硬件提供的“讀－修改－寫”的原子操作或其他同步互斥機制來保證。

7 低功耗設計

半導體工藝的迅速發展使微處理器的集成度越來越高，同時處理器表面溫度也變得越來越高并呈指數級增長，每三年處理器的功耗密度就能翻一番。目前，低功耗和熱優化設計已經成為微處理器研究中的核心問題。CMP的多核心結構決定了其相關的功耗研究是一個至關重要的課題。

低功耗設計是一個多層次問題，需要同時在操作系統級、算法級、結構級、電路級等多個層次上進行研究。每個層次的低功耗設計方法實現的效果不同——抽象層次越高，功耗和溫度降低的效果越明顯。

8 存儲器墻

為了使芯片內核充分地工作，最起碼的要求是芯片能提供與芯片性能相匹配的存儲器帶寬，雖然內部Cache的容量能解決一些問題，但隨著性能的進一步提高，必須有其他一些手段來提高存儲器接口的帶寬，如增加單個管腳帶寬的DDR、DDR2、QDR、XDR等。同樣，系統也必須有能提供高帶寬的存儲器。所以，芯片對封裝的要求也越來越高，雖然封裝的管腳數每年以20%的數目提升，但還不能完全解決問題，而且還帶來了成本提高的問題，為此，怎樣提供一個高帶寬，低延遲的接口帶寬，是必須解決的一個重要問題。

9 可靠性及安全性設計

隨著技術革新的發展，處理器的應用滲透到現代社會的各個層面，但是在安全性方面卻存在著很大的隱患。一方面，處理器結構自身的可靠性低下，由于超微細化與時鐘設計的高速化、低電源電壓化，設計上的安全系數越來越難以保證，故障的發生率逐漸走高。另一方面，來自第三方的惡意攻擊越來越多，手段越來越先進，已成為具有普遍性的社會問題。現在，可靠性與安全性的提高在計算機體系結構研究領域備受注目。

今后，CMP這類處理器芯片內有多個進程同時執行的結構將成為主流，再加上硬件復雜性、設計時的失誤增加，使得處理器芯片內部也未必是安全的，因此，安全與可靠性設計任重而道遠。

STM32/STM8

意法半導體/ST/STM