DSP有限的片內存儲器容量往往使得設計人員感到捉襟見肘，特別是在數字圖像處理、語音處理等應用場合，需要有高速大容量存儲空間的強力支持。因此，需要外接存儲器來擴展DSP的存儲空間。

在基于DSP的嵌入式應用中，存儲器系統逐漸成為功耗的主要來源。例如Micron公司的MT48LC2Mx32B2-5芯片，在讀寫時功耗最大可以到達924 mW，而大部分DSP的內核功耗遠遠小于這個數值。如TI的TMS320C55x系列的內核功耗僅僅為0.05 mW／MIPS。所以說，優化存儲系統的功耗是嵌入式DSP極其重要的設計目標。本文主要以訪問外部SDRAM為例來說明降低外部存儲系統功耗的設計方法。

1 SDRAM功耗來源

SDRAM內部一般分為多個存儲體，通過行、列地址分時復用，系統地址總線對不同存儲體內不同頁面的具體存儲單元進行尋址。SDRAM每個存儲體有2個狀態，即激活狀態和關閉狀態。在一次讀寫訪問完畢后，維持存儲體激活狀態稱為開放的頁策略（open-page policy），頁面寄存器中保存已經打開的行地址，直到它不得不被關閉，比如要執行刷新命令等；訪問完畢后關閉存儲體稱為封閉的頁策略（close-page pol-icy）。

為了更好地決定選擇哪種策略，需要熟悉SDRAM功耗的特點。SDRAM的功耗主要有3個來源：激活關閉存儲體、讀寫和刷新。在大部分程序中，激活關閉存儲體引起的功耗占到訪存操作的總功耗的一半以上。圖1給出了對同一SDRAM行進行讀寫時，采用開放的頁策略和封閉的頁策略的功耗比較（假設激活關閉存儲體一次消耗功耗為1），經計算可知，若連續的幾個讀寫操作在同一行，采用開放的頁策略可以節省功耗。

圖1 開放的頁策略和封閉的頁策略的功耗比較

根據上面對SDRAM功耗的特點的分析可知，盡量減少激活／關閉存儲體引起的附加功耗開銷，是優化SDRAM存儲系統功耗的根本，另外不能忽視一直處于激活狀態的存儲體帶來的功耗。

2 訪問SDRAM的低功耗優化設計方案

為更好的管理外部SDRAM，大部分嵌入式DSP片上集成和外部存儲器的接口EMIF（External Memory Interface），DSP的片內設備通過EMIF訪問和管理存儲器。由EMIF將對同一行的讀寫盡量歸并到一起進行，減少激活／關閉存儲體引起的附加功耗開銷。圖2為基于總線監測的讀寫歸并設計方案的框圖。

圖2 基于總線監測的讀寫歸并設計方案的框圖

1）采用塊讀的方法取指令。加入簡化的指令Cache（I-Cache），將對SDRAM的讀程序讀操作按塊進行。只有在Cache錯過時，由Cache通過EMIF對SDRAM進行塊讀，每次讀16個字節。

2）加入寫后數據緩沖區（WPB，Write PoST Buffer），將數據總線上的請求發往WPB，由WPB對SDRAM進行塊寫、讀寫歸并。

3）動態監測EMIF總線的利用率，塊讀和讀寫歸并時采用開放的頁策略，當總線利用率較低時，采用封閉的頁策略，當總線利用率很低時，將SDRAM進入休眠模式。

3 訪問SDRAM的低功耗設計

3.1 采用塊讀的I-Cache

對于程序總線的讀操作，根據程序的局部性原理，下一次要取得指令和當前要取指的指令在空間上很可能相鄰，因此對于讀程序采用塊讀的方法，每次讀一個塊，而不是一個字，并采用開放的頁策略，因此對同一行的讀寫操作不需要額外的激活／關閉操作，可以較快的完成。

當指令放在片外存儲器里時，可以將CPU最近使用的指令放在I-Cache中，鑒于改善整個系統的性能和低功耗設計的需求。DSP的I-Cache大小設計為8 KB，包括2塊存儲器，其結構相同，每一塊結構如下：

1）數據隊列，每個隊列包含256行，每行16個字節。當I-Cache錯過時，會采用最近最少使用算法（LRU）替換掉最長時間沒有使用的行。

2）行有效位隊列，每行有一個行有效位，一旦一行裝滿數據。就置位該行有效位。

3）標簽隊列，每一行有一個標簽域，表明該行的數據的起始地址。當一行填滿，相應的標簽將存到該行的標簽域中。

如果要取的指令字在I-Cache中（命中），I-Cache會直接將其送給DSP。如果要取的指令字不在I-Cache中（錯過），I-Cache會通過EMIF從外部存儲器接口讀取4個32 b的代碼塊。一旦這個指令字被讀到I-Cache中，就送給CPU。

3.2 寫后緩沖區的設計

數據在存儲器中的存放位置可能不像程序空間那么連續，而且數據空間有讀寫，對數據空間讀寫SDRAM進行優化的基本思想是，歸并對SDRAM同一行的讀寫操作。具體來說，包括歸并對同一行的多個讀操作、歸并對同一行的多個寫操作，歸并對同一行的多個讀寫操作3種情況，文獻提出了這種設計方法，其基本思想是：系統從預取緩沖區（FB，Fetch Buffer）中取數據；寫數據時，先寫到寫歸并緩沖區（WCB，Write Combine Buffer）；對在FB或WCB中的同一行的讀寫請求進行歸并。但此設計方法是針對有一級Cache的通用微處理器系統，過于復雜，實現代價過高，不適合于本文研究的沒有一級數據Cache的DSP，因此這里采用寫后緩沖區（Write Post Buffer）的方法，具體設計方法如下：

1）在EMIF中設立一個寫后緩沖區，所有對SDRAM的讀寫請求均送到寫后緩沖區，寫后緩沖區立即給CPU響應，CPU可以不用等待寫操作的結束而繼續執行程序。

2）每當寫后緩沖區接受到一個新的寫請求后，首先判斷寫后寄存器中是否存在和該寫操作在SDRAM同一行的寫操作，若有，將這兩個寫操作歸并后同時向SDRAM進行寫。

3）當CPU讀數據時，首先檢查寫后緩沖區，若存在要讀的數據，直接從寫后緩沖區讀數據；若不存在，則從寫后緩沖區中挑選和當前讀操作在同一行的寫操作歸并后，對SDRAM進行讀、寫操作。

設計寫后緩沖區不僅可以提高程序的執行效率，還可以節省功耗。綜合考慮系統的性能與功耗要求，這里DSP寫后緩沖區設計為8 KB，采用和I-Cache類似的結構。

3.3 動態監測總線利用率

SDRAM在所有的行都打開，等待讀寫操作時的功耗是所有行都關閉時的2倍多，因此SDRAM為了低功耗的需要，設計時都加入了休眠模式。當對同一行有大量的讀寫時，又需要采用開放的頁策略，維持這些行打開。考慮到SDRAM的這些特點，單獨采用開放的頁策略或封閉的頁策略是不合適的，需要結合運用。動態監測EMIF總線的利用率，塊讀、塊寫和讀寫歸并時采用開放的頁策略，當總線利用率較低時，采用封閉的頁策略，當總線利用率很低時，將SDRAM進入休眠模式，需要時再澈活。

以MT48LC2M32P2為例進行功耗估算，假設前后兩次訪問命中同一行的概率是90％，當總線利用率（每個周期內總線被平均利用的次數）高于25％時。采用開放的頁策略比采用封閉的頁策略節省功耗，當總線利用率在25％～20％之間時，采用兩種策略差別不大，維持當前采用的策略，當總線利用率低于20％時，采用封閉的頁策略比采用開放的頁策略節省功耗，當總線利用率低于10％時，在采用封閉的頁策略的同時，每次訪問結束后都將SDRAM進入休眠模式，比單純采用封閉的頁策略更節約功耗。

文獻統計了通用處理器中不同程序的總線的利用率，如表1所示。可見，對于不同的程序，總線利用率差別較大。根據當前總線的利用率來決定采用何種策略訪問SDRAM是比較合適的。
表1