?　　本文以TI公司的高性能的TMS320C6701浮點DSP芯片作為實現數字脈沖壓縮的核心器件，實現了線性調頻信號的頻域數字脈沖壓縮。

　　1 數字脈沖壓縮原理

　　數字脈沖壓縮采用數字信號處理技術完成相關匹配濾波，通常采用時域處理和頻域處理兩種方法實現這一過程。

　　1.1 時域脈沖壓縮處理

　　時域脈沖壓縮直接對雷達回波信號進行卷積運算，如圖1所示。其算式如下：

　　s(n)=s1(n)+jsQ(n);h(n)=hI(n)+jhQ(n)

　　y(n)=s(n)×h(n)???? (1)

　　式中，s(n)為A/D采樣之后的回波信號；h(n)為匹配濾波器的沖激響應信號；y(n)為時域脈壓輸入信號。采用時域方法進行脈沖壓縮且當卷積運算速度達到A/D采樣速度時，可以進行實時脈沖壓縮處理，輸入信號的長度不受濾波器階數的限制。但當A/D采樣頻率較高時，脈壓處理將無法實時完成。

　　1.2 頻域脈沖壓縮處理

　　頻域脈沖壓縮先對輸入回波序列進行FFT變換，將離散輸入時間序列變換成離散譜，然后乘以匹配濾波器沖擊響應的離散譜，再用逆FFT還原成壓縮后的時間離散信號，如圖2所示。其算式如下：

　　S（k）=FFT(s(n));H(k)=FFT(h(n))

　　y(n)=IFFT(S(k)×H(k))=IFFT(FFT(s(n))×FFT(h(n)))???? (2)

　　在大時寬信號時，采用高速FFT算法，大大減少了運算量，提高了運算速度，因而現代雷達體制廣泛采用的是頻域算法。頻域算法的實現要求發展快速傅立葉變換的硬件，以前多用高速FFT運算器件實現頻域脈壓。但隨著通用DSP器件速度的不斷加快，這些專用FFT器件不僅沒有了高速FFT算法運算上的優勢，同時還伴隨有功能單一、不便于功能擴展、成本高、實現電路復雜等劣熱，因此逐漸被淘汰，取而代之的是高速DSP器件。本文正是TI公司的高性能的TMS320C6701浮點DSP來實現頻域數字脈沖壓縮。

　　2 TMS320C6701的結構和性能

　　TMS320C6701（以下簡稱C6701）是TI公司近年來推出的含多個處理單元的一種新型新點DSP芯片。它采用VLIW結構，在167MHz的主頻下可以得到1GFLOPS的高處理速度。CPU中包括報兩套對套的運算單元（L,S,M,D）和相應的兩套寄存器組，每組有16個32位寬的寄存器。每個功能單元輸入輸出端口相互獨立，可實現并行處理。

　　C6701的地址總線為32位，尋址范圍達到4GB。存儲空間可分為四部分：片內程序空間、片內數據空間、外部存儲空間和內部外圍設備空間，可通過對五個BOOTMODE引腳的靈活設置設定各空間的地址范圍。片內數據空間又分成兩塊，每一塊RAM被組織為八個2K×16的存儲體，使得CPU可以同時訪問不同存儲體的數據，而不會發生沖突。片內程序空間可設為Cache，存儲經常使用的代碼，減少片外訪問次數，從而提高程序運行速度。

　　C6701的外圍端口包括DMA控制器、主機接口（HPI）、中斷選擇等。兩個多通道緩存串行口（McBSP）除多通道、比緩存外，還支持多種數據格式、硬件A/μ率壓擴展 、位時鐘和幀時鐘的靈活編程，另外還提供SBSRAM、SDRAM等高速存儲器的無縫接口。

　　C6701采用間接尋址，有線性方式和循環方式 兩種。程序按三級流水線執行，即取指、譯碼、執行。C6701具有豐富 的指令集，內含50余條指令，且大部分是單周期的，可完成數據傳輸、算術邏輯運算和程序控制等功能。

　　3 頻域脈沖壓縮系統的硬件結構和原理

　　以C6701為核心器件，輔以相應的輸入輸出電路，可完成數字頻域脈沖壓縮系統的設計。實現的硬件結構如圖3所示。

將正交的兩路采樣信號輸入到放大器。放大器一方面對信號放大。另一方面也將放大的信號以差分方式輸出。信號以差分方式輸出是為了抑制掉高階諧波分量，濾掉各種干擾信號（如電源和地的噪聲），這樣有利于提高A/D轉換器的性能。系統選用了12位A/D轉換芯片AD9220，該芯片具有單端輸入和差分輸入兩種方式，因此，放大器輸出信號能直接輸入到AD9220進行模/數轉換。兩路回波信號經AD9220正交采樣后，再經符號擴展成16位存入FIFO。C6701處理器將輸入的32位信號送到內部RAM，按照圖2所示的方法進行頻域脈壓處理。首先對輸入信號進行FFT變換，將信號變換離散的頻域抽樣值。然后將FFT變換 結果和匹配濾波系數相乘。設計中將匹配濾波器的系數存放在FLASH ROM中，上電后將此系數搬移到內部高速數據RAM，然后才進行運算。為了獲得-40dB以下的副瓣電平，通常將匹配濾波器的系數進行漢明加權后存放在ROM中。再后，對相乘結果進行反傅立葉變換，完成頻域脈壓。量后，將反傅立葉變換結果進行求模運算，得出離散的脈壓信號并將其輸出。由于C6701是浮點處理器，既保證了較高的精度，又不用考慮溢出問題，使得有限字長的影響可以忽略不計。當雷達發射周期較長時，可以將輸入信號分段進行處理，每段單獨進行頻域脈沖壓縮，然后按照重疊保留法將每段壓縮結果組合成整個信號脈壓輸出。

　　以上脈壓算法可以通過編程在DSP內部實現，這不僅簡化了電路、減小了體積、提高了系統的可靠性，而且擴展了系統的功能，使系統具有較高的靈活性，即在不改變硬件電路的情況下，只需改變系統軟件和外部ROM中的匹配系數，就能完成不同信號的脈沖壓縮功能。

　　4 頻域脈沖壓縮系統的軟件設計

　　頻域脈沖壓縮系統的軟件設計主要采用TI公司的CCS軟件開發。在CCS下，軟件可分為三個階段。第一階段，根據任務編寫C語言程序，并對程序進行優化。當代碼性能較低時，為改進代碼性能進入第二階段，第二階段利用優化方法重新編寫C代碼，并檢查所生成的代碼性能。第三階段，從C語言程序中抽出對性能影響很大的程序段，使用線性匯編語言重新編寫，然后使用匯編優化器對線性匯編程序進行優化，從而得到滿意的代碼性能。根據以上方法，編寫出的脈沖壓縮系統的軟件包括系統初始化子程序、DMA子程序、正傅立葉變換FFT子系統和反傅立葉變換IFFT子程序、復數相乘子程序、求模子程序等。其流程如圖4所示。

　　在執行系統初始化程序時，要對系統的控制狀態寄存器、外部存儲器接口控制寄存器等進行參數設置，保證系統按要求正常工作。為提高系統效率，系統通過DMA通道從外部CE2空間將數據讀入片內RAM，所以初始化程序必須設置好外部存儲器CE2空間的控制寄存器。在進行FFT變換子程序的設計時，因為基四算法比基二算法快，并且頻率抽取算法比時間抽取算法能更好地發揮C6701的并行運算能力，所以采有基四頻率抽取算法。對4096點信號進行FFT變換，所需時間≤400μs。編寫的復數數組相乘通用子程序實現4096點運算所需時間≤95μs。對于反變換，可以直接得用前面的FFT算法實現，即先對輸入頻域序列作共軛變換，然后進行FFT運算，并對所得的時域序列再作共軛變換 ，最后除以FFT變換 數據的個數。但這樣進行反變換所需要的時間較長，不能實時處理。為此按照其四頻率抽取的算法編寫了IFFT子程序，此IFFT子程序經過CCS優化之后，對4096點逆變換來講，需要400μs左右。本程序和FFT子程序配合使用，可以方便地實現信號的正傅立葉變換和傅立葉變換，而不需要進行位反轉操作，不僅節省了存儲空間，而且加快了運算速度。為求復信號的模值，可以采用迭代等算法編寫求模子程序。

　　系統初始化程序如下：

　　system_intr()

　　{LOAD_REG_FIELD(CSR,0,0,2);

　　SET_REG(ICR,0xFFF0);

　　REG_WRITE(EXITERNAL_INTR_POL_ADDR,0);

　　INTR_MAP_RESET();

　　SET_REG(ISTP,0);

　　LOAD_FIELD(EMIF_CE2_CTRL_ADDR,5,READ_SETUP,READ_SETUP_SZ);

　　LOAD_FIELD(EMIF_CE2_CTRL_ADDR,8,READ_STROBE,READ_STROBE_SZ);

　　}

　　圖5是利用CCS提供的數據圖形顯示工具進行坐標變換后的脈壓結果。此線性調頻脈沖參數為：時寬32μs，帶寬5MHz，采樣頻率為5MHz。

　　采用先進的高速數字信號處理器，使得大點數脈沖壓縮能夠在很短的時間內高質量地完成。同時利用本系統，只要改變存儲器的系數，就可以方便地實現非線性調頻脈沖壓縮及其它濾波，具有通用性。對于要求更高速度的系統，可采用多片TMS320C6701并行處理。而TMS320C6701所帶的符合IEEE1149.1標準的JTAG口能夠方便地進行了多片級聯調試，再加上開發軟件CCS所具有強大的功能，可以大大提高工作效率和縮短產品的開發時間。