3.1 數字延時模塊

　　對于脈沖的數字延遲的實現，方法1是將DSP計算得到的延時時鐘個數值D，轉換為N位的二進制碼，利用二進制碼進行控制。可采用如圖2基于寄存器的方法實現，這種方法優點是沒有固定延遲，最小可實現零延遲。但當N增大時，此法耗費的FPGA觸發器資源呈幾何級數增加，因此，不適用于需要實現很大延時的場合。

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　　方法2是采用如圖3所示的存儲轉發的方式，具體是：將輸入的待延時脈沖，用延時時鐘采樣后，以左端口地址A在每個延時時鐘周期遞增加1寫入單bit的雙口RAM中，右端口以地址B在每個延時時鐘周期遞增加1進行按序讀取，左右端口操作到(2N+1-1)的上限地址后自動返回0地址繼續各自遞增操作。地址A和地址B滿足：B=A—D。D為需要的延時時鐘個數值。當A

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　　方法2避免了大延時情況下觸發器資源過度耗費，但存在固定延時，另當延時時鐘頻率很高時，雙口RAM的讀寫速度難以滿足要求。因此，本系統在實踐中對方法2進行了改進設計，如圖4所示。

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　　本設計將待延時的脈沖經延時時鐘采樣后，經串并轉換形成16 b的數據，每16個延時時鐘完成一次串/并轉換，并輸出一個16 b寬度的雙口RAM的左端口寫時鐘，地址A仍按序累加。將地址A末位補上四個“1”構成寬地址x;x—D=Y(補碼形式);式中：D為DSP計算的延時時鐘個數值。將Y(二進制)的低四位提取出來作為碼值C;其余高位構成圖中雙端口RAM的右端口讀地址。其讀時鐘由圖右的并/串轉換單元每16個延時時鐘周期輸出一個脈沖;并/串轉換單元將讀出的16位數據轉換恢復為脈沖，經過如圖1寄存器方式實現的4位寄存器延時環節(控制碼為碼值C)延時后，輸出延時后的脈沖。

　　該方法將雙口的讀寫時鐘降速到延時時鐘的16分頻，大大降低了雙口RAM的速度壓力，更易于實現。另16 b的雙口RAM也可借助片外雙口RAM實現，降低對FPGA存儲資源的依賴。該方法的缺點是有更大的固定延遲，雖在延時大時可預先由DSP修正控制值，但對要求延時小于其固定延時的情況則無法適用。本系統綜合采用兩種方法解決，即：DSP輸出碼值的最高位決定延時方法的切換，當需求的延時大于固定延時時則采用圖4的方法;而需求的延時小于固定延時時采用圖2的寄存器法。

　　3.2 數字噪聲基帶產生模塊

　　本系統噪聲基帶信號的產生采用數字技術，在FPGA內完成，實現方法如圖5所示。

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　　根據隨機信號理論，對均勻分布的隨機數進行白化處理，可實現具有良好統計特性的高斯白噪聲。系統首先采用2個獨立的m序列發生器產生[0，1]區間上均勻分布的偽隨機數，m序列發生器的硬件結構如圖6所示，其中Co和Cn為對應m序列多項式的系數，取值為0和1。

　　然后將產生的一對偽隨機數通過Box_Muller變換可以得到一對相互獨立的符合標準正態分布的偽隨機數m和n，正好作為噪聲產生器的同相分量和正交分量。Box_Muller變換公式為：

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　　式中：x，y即為前述2個互相獨立的在(0，1)上均勻分布的偽隨機數。

　　由于Box_Muller變換需要用到兩個非線性函數，而非線性運算很難在實際數字電路系統中實現，故實際中需要構建相應查找表實現非線性運算，分別記作sqrt_lut和sincos_lut。設sqrt_lut和sincos_Iut的輸出量化數據長度為L1和L2位，獨立變量m和n的定點長度分別為N1和N2位。則當采用均勻量化方案時，sqrt_lut和sincos_lut所需的存儲空間分別為2N1×L1和2N2×L2。可以看出，如果直接實現查找表功能，當N1和N2較大時，對應的存儲空間是相當可觀的。

　　為了壓縮存儲空間，對sincos_lut，可以只存儲第一象限的正余弦值。其他象限則通過符號調整得到，這樣可以將sincos_lut占用存儲空間減少到原來的1/4。更進一步，還可以對非線性曲線進行分段折線近似，在實際查找表中只存儲各折線段的起始位置及對應斜率。也可以大幅度減少所需查找表的數量，該策略同樣適用于sqrt_lut查找表。

　　得到一對相互獨立的符合標準正態分布變量m和n后，還要對其進行低通濾波，以適應對應的信號帶寬。由于I路與Q路的濾波特性完全相同，為進一步節省資源，可采用一個支持雙通道操作的濾波器同時完成I路與Q路的濾波。這可以通過ISE集成開發環境中Core Generator中的FIR IP核來方便實現。濾波器系統可由上位機根據所需帶寬，傳遞相應系數給DSP，繼而傳遞給FPGA。

　　噪聲功率調整模塊可根據設定信噪比的不同，乘以相應系數，對產生的帶限高斯白噪聲幅度進行調整。

　　4 結論

　　本系統基于自主產生的原理，選用DSP和FPGA為核心處理器，通過合理的算法設計，實現了可兼容多種雷達波形的中頻雷達回波模擬器的設計，采用改進的基于存儲轉發的數字脈沖延時方法，在達到8 ns的最小延時步長的同時，降低了對系統的硬件要求。系統的另一個關鍵模塊是數字噪聲發生器，其參數可以進行實時修改，極大地提高了噪聲發生器的靈活性，與其他同類型設計相比，具有工作速度快，資源利用率高，硬件結構簡單等特點。最后采用DDS、數字正交上變頻等器件，實現了精確的復雜頻率調制、相位調制和幅度調制，保證了系統的靈活性、高兼容性和集成化程度。