FPGA上同步開關噪聲的分析

　　概述

　　隨著半導體技術的快速發展，近年來FPGA 的器件容量和輸入輸出的管腳數量都極大的增加了，例如StratixIV 器件，最大的一款EP4SE680 擁有68.11 萬個邏輯單元和1104個輸入輸出管腳。大量的輸出管腳在同一時刻翻轉會引起同步切換噪聲。目前同步切換噪聲是FPGA 領域的一個新的挑戰。

　　同步切換噪聲的定義

　　當大量的輸出管腳在同一個時刻從高電平到低電平的切換或者從低電平到高電平的切換，會在相鄰的管腳上引入噪聲，這就是同步切換噪聲。典型的一個同步切換噪聲的測試設置如圖。設置中，FPGA 器件的輸入輸出的電平標準配置為SSTL18 ClassII。多個在同一時刻不斷翻轉的輸出管腳定義為干擾者。一個保持為高或者低的輸出管腳定義為被干擾者。干擾者和被干擾者典型的容性負載值為10pF。干擾者以同一個時鐘信號的邊沿作為觸發。

　　當干擾者信號同時從低電平到高電平切換時，在被干擾者信號上會觀測到一個負電壓的噪聲。當干擾者信號同時從高電平到低電平切換時，在被干擾者信號上會觀測到一個正電壓的噪聲。

　　隨著干擾者信號數量的增加，噪聲的幅度也會隨著增加。在相同數量的干擾者情況下，如果把被干擾者遠離干擾者，噪聲的幅度會有所降低。

　　同步切換噪聲的機制

　　不同于一般的信號完整性問題，同步切換噪聲是由多個噪聲機制共同作用的結果。在其中，目前一般認為同步切換噪聲主要是由兩種機制共同作用造成的。

　　1．電源網絡的Delta-I 噪聲

　　當信號從低電平切換到高電平,上拉驅動器打開同時下拉驅動器關斷。電流從Vccio 開始流通，電流環路是從電源到器件芯片的供電回路。由于電源網絡的電感特性，會遏制電流立刻到達器件芯片。因此在Vccio 上會有一定的壓降。這就是電源網絡的Delta-I噪聲。

　　電源網絡的Delta-I 噪聲可以表示為：

Δv = L dI/dt

　　其中，L為封裝和PCB上的串行電感。dI/dt是當電平翻轉時的電流。

　　2．互感性的信號串繞

　　這里所說的串繞，主要是指發生在芯片封裝上和在器件的引出過孔區域的互感性的串繞。

　　在器件的封裝和器件的引出過孔區域，器件的所有輸入輸出管腳以平行的緊耦合的形式在這個小區域內存在。

　　每個輸出管腳的焊球，相應的PCB 過孔以及附近的電源或者地的管腳會形成一個回路。而多個相鄰的輸出管腳會共用一個電源或者地的回路。它們不可避免的會發生互感性的串繞。當多個輸出管腳同時翻轉，會有瞬態的電流流過回路。瞬態的電流必然會導致對相鄰的管腳上產生互感性的串繞。

　　互感性的串繞可以表示為：

Δv’ = ΣMiq di/dt

　　其中，Miq 是被干擾者與每一個干擾者之間的互感系數。dI/dt 是當電平翻轉時的電流。

　　同步切換噪聲信號的分析

　　同步切換噪聲是由兩種機制獨立并且同時作用，我們也可以從同步切換噪聲信號中分析出來。

　　我們以一個上升沿時間為Tr，周期為T 的時鐘信號作為參考。把這樣的時鐘信號通過傅利葉變換到頻域空間，得到它的頻譜。分析它的頻譜，0.35/Tr 是信號的膝頻率點。頻率低于膝頻率點的信號能量以20dB 的速度衰減，而頻率高于膝頻率點的信號能量以40dB 的速度急劇衰減。

　　對于同步切換噪聲的信號，我們可以通過示波器得到相應的波形，相應的變換到頻域空間。我們可以看到同步切換噪聲信號的頻譜上有兩個能量峰，其中一個位于頻率較低的部分，另外一個位于頻率較高的部分。

　　回顧同步信號切換噪聲的發生機制，頻率較低的部分是由電源網絡的Delta-I 噪聲引起的。而頻率較高的部分是由互感性的信號串繞引起的。通常來說，電源網絡的Delta-I 噪聲的頻率位于200Mhz 附近，這個取決于電源網絡的阻抗特性。

　　互感性的信號串繞的頻率較高，一般說來，位于1Ghz 以上的頻率，取決于傳輸線的長度和特征參數。

　　所以基于以上的分析考慮，對于同步切換噪聲的測試要求是需要3Ghz 帶寬以上的實時示波器。

　　關鍵因素的分析

　　1．PCB 的引出過孔區域

　　PCB 的引出過孔區域包括封裝的焊球，PCB 上的過孔。在這個區域內對同步切換噪聲的兩個機制都有主要的作用。有兩個因素值得注意：封裝的焊球，PCB 上的過孔是引入串行電感的主要因素。有大量的輸入輸出信號平行的位于這個狹小的區域也是串繞發生的區域。

　　隨著PCB 疊層的增加，PCB 的引出過孔區域的長度會明顯的增加，例如對于22 層的PCB疊層，這個區域的長度大約3600um。

　　一般來說，建議電源層和地層位于接近器件的位置，這樣可以有效的減少引出過孔區域對電源和地的串行電感的貢獻。

　　2. 信號對電源和地的比率

　　如果過多的信號共享一個返回通路，隨著信號對電源和地的比率的減少，可以有效的減少互感性的串繞。

　　3. 封裝和芯片中的去耦電容

　　下圖顯示了電源網絡的頻域特性在不同電容作用下的仿真結果。初始的頻域仿真可以看到電源網絡阻抗在230Mhz 的頻點附近達到最大值。隨后的仿真顯示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低頻的范圍，ODC 作用在較高頻的范圍。

　　時域仿真顯示芯片內部電源的提高，這個結果也是符合實測的結果。

　　3. 封裝和芯片中的去耦電容

　　下圖顯示了電源網絡的頻域特性在不同電容作用下的仿真結果。初始的頻域仿真可以看到電源網絡阻抗在230Mhz 的頻點附近達到最大值。隨后的仿真顯示了ODC（On DieCapacitance）和OPD（On Package Decoupling）的效果。其中OPD 作用在低頻的范圍，ODC 作用在較高頻的范圍。

　　時域仿真顯示芯片內部電源的提高，這個結果也是符合實測的結果。

　　可能的解決方法

　　1．可編程的電流強度

　　可以設置輸出管腳的驅動電流強度值, 使用較小的電流值,會相應的降低SSN 噪聲。這個方法要在保證信號完整性質量的情況的條件下使用。

　　2．可編程的信號斜率

　　Stratix IV的輸出驅動可以可編程的輸出斜率控制，這樣可以配置低的噪聲或者高速的性能。更快的斜率提供高速的翻轉滿足高性能的系統要求。慢的斜率有助于減少系統噪聲，但是增加了一定的上升沿和下降沿的延遲。每一個輸出管腳都有獨立的邊沿控制允許針對每一個輸出定制斜率。

　　3. 可編程輸出延遲

　　Stratix IV 器件在每一個單端輸出驅動器也支持輸出延遲。輸出延遲鏈獨立的控制每一個輸出驅動器的上升沿和下降沿延遲。可以將同一個時鐘沿翻轉的管腳分成幾組不同的延遲輸出，有助于減少同步切換噪聲。這個方法是在使用時序的余量來優化噪聲。

　　4．合理的端接

　　合理的端接有利于減少反射，從而減少串擾的影響。Stratix IV器件的動態串行和并行端接可以提供阻抗匹配和端接能力。片內端接提供了比片外端接更好的信號質量，減少了寄生參數，同時減少板的面積也降低了成本。

　　5．軟地和軟電源

　　另外,未用的輸入輸出管腳散布在翻轉的管腳之間,未用的管腳的狀態會影響整體的SSN性能。把這些未用的管腳在單板上連接到平面或者電源平面有助于減少SSN 噪聲。這種未用管腳的設計一般稱為軟地。

　　結論

　　Stratix IV 器件不僅提供了很好地性能和很大的容量，而且提供了多樣的方法應對SSN噪聲的挑戰。

　　參考資料：

　　1．Analysis of FPGA Simulation Switch Noise in three Domains: Time, Frequency, and Spectrum by Dr. Hong Shi, Geping Liu, Alan Liu

　　2．BGA Crosstalk by Dr. Howard Johnson

　　3．FPGA Design for Signal and Power Integrity by Larry Smith, Hong Shi

　　4．Stratix IV device handbook by Altera