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　　0 引言

　　差分跳頻(DFH)是一種新的短波跳頻技術，它主要歸結為一種G函數算法，這種G函數集跳頻圖案、信息調制與解調于一體。它的通信機理與常規跳頻完全不同，較好的解決了數據速率和跟蹤、干擾等問題，代表了當前短波通信的一個重要發展方向。鑒于此，在研究G函數算法原理的基礎之上，重點對短波差分跳頻信號的發生器進行基于FPGA的整體優化設計，并在軟件和硬件環境下進行仿真與實現，從而指導工程實踐。

　　采用差分跳頻技術不僅改變了短波電臺由于信道帶寬窄、空中信道時變多徑特性而導致的低速率數據傳輸的局面，而且極大地提高了抗跟蹤干擾的能力，代表了新一代短波通信技術的發展方向。考慮到使用FPGA器件進行數字系統設計，不僅可以簡化設計過程，而且可以降低整個系統的體積和成本，增加系統的可靠性，本文對短波差分跳頻信號的發生器進行基于FPGA的整體設計。

　　1 G函數算法原理

　　差分跳頻系統的關鍵技術在于G函數的實現。差分跳頻G函數的特點是利用跳頻頻率的相關性來攜帶待發送的數據信息，同時所產生的頻率序列具有良好的隨機性和均勻性。常規的G函數表達式為：

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　　式(1)是利用前后跳頻Fn，Fn-1之間的相關性來攜帶數據信息Dn，如圖1所示。另一種G函數算法是由前一跳的頻率、m序列和數據信息Dn來決定當前的頻率值Fn，如圖2所示，其數學表達式為：

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　　G是一個特定的函數，由它決定差分跳頻的算法。由此可見，m序列控制的G函數算法在相鄰跳變頻率之間通過數據序列建立了一定的相關性，亦即相鄰頻率的相關性攜帶了待發送的數據信息，Dn可取1～4bits。

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　　例如，當傳輸的數據信息Dn取2bits時，對Dn編碼見表1。

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　　設每跳傳輸2bits，跳頻頻點數為N=64時，將頻率集K分成4個子集，每個子集包含16個頻點，分別為K1：0～15;K2：16～31;K3：32～47;K4：48～63。

　　m序列控制跳頻序列在不同的子集上跳變，控制關系如表2所示。

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　　m序列的兩位控制數可以表示為m2m1，則整個頻率集肚的跳變規律描述如下：

　　設傳輸的數據經編碼后為D2D1，當前頻點為q，則下一跳頻點q’為：

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　　在滿足表2控制關系的基礎上，如果第刀跳與第n-2跳的頻點相同，則放棄當前m序列的控制作用，將跳頻子集變換，用(q’+N/4)modN代替q’的值。

　　2 短波差分跳頻系統的信號發生器的設計

　　2.1 短波差分跳頻信號發生器的整體設計

　　差分跳頻信號發生器的功能為根據傳輸信息數據、前一跳的差分跳頻信號頻率控制字、m序列和G函數規則產生當前跳的跳頻頻率控制字，由跳頻的頻率控制字來控制數字頻率合成器，產生對應頻率的數字差分跳頻信號，最后通過DA轉換模塊變為模擬差分跳頻信號輸出。

　　根據差分跳頻信號產生模塊的功能，并結合FPGA平臺的器件特性，設計的短波差分跳頻信號發生器的整體結構如圖3所示。

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　　從圖3可以看出差分跳頻信號發生器共包含6個關鍵模塊：DCM模塊、G函數運算模塊、頻率控制字解析模塊、數字頻率合成模塊、單頻數字載波提取模塊和DA轉換模塊。各模塊相互協作，共同實現差分跳頻系統信號發生器的功能。其中，DCM模塊為其他各模塊、各單元提供不同的時鐘驅動;DA轉換模塊將數字差分跳頻信號變為模擬差分跳頻信號輸出。其他關鍵模塊的設計將在下一節做詳細講述。

　　2.2 短波差分跳頻信號發生器的關鍵模塊設計

　　2.2.1 G函數運算模塊

　　G函數運算模塊共包括5個功能單元：串并轉換單元、m序列產生單元、m序列控制單元、G函數運算單元和G函數校驗單元。

　　串并轉換單元對輸入數據進行處理，由于數據每次只有1bit輸入，因此輸入數據經串并轉換單元后，可以變為每次傳輸2bits或4bits數據。

　　m序列生成單元利用多級線性反饋移位寄存器生成m序列。

　　m序列控制單元將每次選取m序列的兩個最高位作為m序列控制位，控制差分跳頻信號頻率控制字所在的子集。

　　G函數運算單元根據G函數規則、m序列的兩位控制位、傳輸的數據信息以及前一跳的跳頻頻率控制字，產生當前跳的跳頻頻率控制字。

　　G函數校驗單元判斷第n跳和n-2跳的跳頻頻率控制字是否相同，如果相同，則放棄當前m序列的控制作用，將跳頻子集變換，用另一個規則產生當前跳的跳頻頻率控制字。

　　2.2.2 數字頻率合成模塊

　　數字頻率合成子模塊共包含8個數字頻率合成器，用來產生不同頻率的數字載波信號。差分跳頻信號產生邏輯控制模塊根據差分跳頻信號頻率控制字產生對應數字頻率合成單元的控制信號，為節省輸入輸出端口，在控制信號和時鐘驅動信號的控制下，1個數字頻率合成單元產生的不同頻率的數字載波信號經過時鐘交疊合并為一路數字信號，同時生成一個通道交互信號，差分跳頻信號產生邏輯控制子模塊根據頻率控制字所指定的單一頻率的數字載波信號所在通道，按通道交互信號進行單一頻率數字載波信號的提取。

　　2.2.3 頻率控制字解析模塊和單頻數字載波提取模塊

　　頻率控制字解析單元在輸入時鐘的控制下，將頻率控制字解析，產生數字頻率合成器選擇控制信號和通道選擇控制信號，同時將通道選擇控制信號發送給數字載波信號合并控制單元。數字載波信號合并控制模塊通過通道交互信號、數字頻率合成模塊輸出的數字信號和通道選擇控制信號，在時鐘的驅動下，將數字載波信號合并為一路信號輸出。最后將數字信號輸出發送給DA轉換模塊，將其變為模擬信號。

　　3 短波差分跳頻信號發生器的實現

　　本設計采用XILINX公司推出的型號為XC4VSX35-10FF66的FPGA開發板，利用XILINX公司提供的FPGA開發工具套件，使用Verilog和VHDL兩種語言編寫完成。

　　數字頻率合成子模塊的8個數字頻率合成器，每個數字頻率合成單元生成8路不同頻率的數字載波信號，共可生成64個不同頻率的數字載波信號，G函數的頻率控制字與差分跳頻信號頻率對照表如表3所示。

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　　圖4為基于FPGA的短波差分跳頻信號發生器軟件仿真圖，最下方的信號為輸出的數字差分跳頻信號，由仿真時間可以看出每經過200μs輸出的差分跳頻信號頻率發生一次變化，即實現跳速為5000hop/s。圖5為數字差分跳頻信號經DA轉換后變為模擬差分跳頻信號的硬件測試結果，其中(a)為示波器顯示圖，(b)為頻譜分析儀顯示圖。

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　　4 結束語

　　短波差分跳頻通信系統為高速率短波傳輸提供了一種新的方法。差分跳頻體制集調制、解調和跳頻圖案于一體，是一種特殊的調制解調方式，具有數字化程度高、極易實現高跳速和高數據率、抗跟蹤干擾能力強等優點。本文在介紹差分跳頻G函數算法原理基礎之上，對短波差分跳頻信號發生器進行了基于FPGA的整體系統優化設計，并分別在軟件和硬件環境下進行了仿真與實現。