?

　　現場可編程門陣列(FPGA)是在專用ASIC的基礎上發展出來的，它克服了專用ASIC不夠靈活的缺點。與其他中小規模集成電路相比，其優點主要在于它有很強的靈活性，即其內部的具體邏輯功能可以根據需要配置，對電路的修改和維護很方便。DSP+FPGA結構最大的特點是結構靈活，有較強的通用性，適于模塊化設計，從而能夠提高算法效率;同時其開發周期較短，系統易于維護和擴展，適合于實時數字信號處理。本文介紹的就是一種可以應用于軍事偵察的紅外動目標識別跟蹤系統的設計。

　　設計任務及要求

　　紅外動目標跟蹤與識別系統的輸入信號是紅外攝像機提供的模擬或數字視頻信號。該系統通過基于C6X系列高速DSP的數字視頻處理卡，實時的處理紅外數字視頻序列，完成對運動目標的搜索、捕獲、跟蹤、記憶;并且在PC上實時顯示紅外視頻圖像，實時給出運動目標的空間坐標，產生運動目標區域的特征數據，完成運動目標區域圖像的實時存儲或遠程傳輸。硬件模塊需要為系統功能的實現提供硬件支持，即提供與系統功能相適應的底層物理支持，包括運算處理速度、存儲容量等。

　　模擬視頻數字化精度要求：AD精度為8bit;數字視頻通道的要求：按RS422傳輸協議接收數據，像素精度14bit;每場圖像處理時間<40ms;搜索到捕獲時間：0.2～1s;捕獲到跟蹤時間<120ms;25幀/s實時識別、跟蹤運動目標(即當前場數據必須在下一場數據到來之前處理完畢，并由計算機輸出處理結果，顯示視頻圖像)，并給出目標位置及領域圖像;與計算機的接口為PCI接口。

　　系統總體設計

　　根據設計任務和系統要求，本系統大致可分為四個模塊(見圖1)。

?

　　圖1系統模塊組成

　　UNIT 1模塊基于標準32位+5V的PCI總線，并配以超大規模可編程芯片(DSP，FPGA)，具有極強的運算、處理能力。

　　UNIT 2模塊的功能主要實現是運動背景下的動目標檢測、跟蹤。考慮到系統的實時性要求，運動背景下的動目標檢測采用基于攝像機運動補償的差分技術。首先對攝像機運動造成的全局運動進行補償，對補償后的序列圖像進行差分運算;然后在差分域搜索目標運動引起的運動擾動區域;最后在原視頻圖像上分割提取運動目標。同時，采用預測技術對目標的可能位置和存在區域進行估計，以實現實時、準確跟蹤(或記憶)目標。系統軟件按照其工作狀態分為四個狀態模塊：搜索、捕獲、跟蹤、記憶跟蹤。系統按照搜索、捕獲、跟蹤、記憶跟蹤四個狀態及其轉換運行，以實現運動目標的實時檢測與跟蹤。

　　UNIT 3模塊的主要功能是實現硬件模塊與上層應用程序的數據通信與信息交互。系統采用了PCI 9054 Target方式的單周期讀/寫;在圖像數據傳送的時候為了滿足每秒25幀圖像的實時傳送和處理的要求，采用了PCI 9054的Scatter/Gather DMA方式的數據傳輸。在整個系統的信息交互中，采用了一次握手協議，也就是請求一一應答協議。

　　UNIT 4模塊的主要功能是向硬件模塊下載DSP跟蹤程序，啟動/停止DSP，實時顯示場景視頻，對運動目標序列進行實時存儲，對運動目標序列的基本特性進行實時分析和結果的顯示。

　　系統硬件設計

　　系統硬件原理框圖如圖2所示，為了設計和描述的方便，我們把硬件模塊的電路結構劃分為以下幾個單元：視頻接口單元、輸入輸出FIFO視頻圖像存儲器、數字圖像處理單元(DSP)、可編程控制器、與PC的PCI接口電路等。

?

　　圖2系統硬件原理框圖

　　1視頻接口單元

　　紅外運動目標識別與跟蹤系統的視頻源是紅外攝像機提供的視頻信號。紅外攝像機有兩路視頻輸出，即模擬視頻輸出和數字視頻輸出。本系統要求硬件模塊對兩路視頻信號都能夠進行處理。因此，必須對輸入視頻信號進行預處理，為數字圖像處理單元(DSP)提供必要的視頻數據和視頻同步數據。視頻接口單元框圖如圖3所示。

?

　　2 輸入輸出緩沖FIFO

　　設置輸入輸出緩沖FIFO的目的是在高速器件和低速器件之間設置一個緩沖區，可以避免高速器件因等待低速器件的數據而使系統的效率降低。A/D芯片送出的數字信號的時鐘頻率約為12MHz(模擬通道時鐘12.51MHz，數字通道時鐘12MHz)，而處理卡上DSP的總線頻率高達50MHz，兩者差異較大，所以采用輸入輸出緩沖FIFO是必要的。基于以上考慮，最終選用Cypress公司的CY7C4275。它的容量為32K×18，最大存取速度可達到l0ns。

　　3 可編程控制器(FPGA)

　　在本系統中，FPGA控制了絕大部分單元，包括通道選擇/電平轉換芯片、輸入輸出 FIFO、SRAM、DSP、PCI接口電路等。利用FPGA芯片的系統內可編程(ISP)性能，完成所有DSP外圍芯片的控制邏輯;并在其中設置狀態寄存器、命令字寄存器和專用寄存器，完成與主機的實時通信，接收主機傳送的命令信息和向主機傳送所需要的狀態信息。

　　在本系統中，數字信道為14bit，模擬為8bit，需要由FPGA對信號進行第一次裝配(區別于DSP為了顯示而對圖像按FGB格式進行的第二次裝配)，即將數字/模擬信號/數據均轉換為16bit的數據，然后將兩個16bit數據裝配成一個32bit的數據。