2.2? 數(shù)字鎖相倍頻的FPGA實(shí)現(xiàn)

　　輸入信號經(jīng)整形后也可轉(zhuǎn)換為與基波信號同頻率的方波，然后對方波信號進(jìn)行二分頻。二分頻的目的有兩個，一是作為控制信號來實(shí)現(xiàn)周期測量；二是可以消除輸入波形不對稱的影響，提高測量周期的精度。將二分頻后的方波信號一路送K分頻器I的控制端，另一路反相后接K分頻器Ⅱ的控制端，以使兩路K分頻器在輸入信號相鄰兩個周期內(nèi)交替處于分頻、清零狀態(tài)。這樣，兩路輪流工作就可避免使用單路計數(shù)器連續(xù)計數(shù)時由于數(shù)據(jù)保持和清零過程所造成的測量誤差和相位延遲問題。K分頻器在每次工作前，其輸出為0電平，這樣可以保證計數(shù)器的輸入方波與其計數(shù)周期同步，防止計數(shù)器輸入方波與計數(shù)周期的隨機(jī)性帶來的計數(shù)誤差，從而提高測量精度。本系統(tǒng)中，K取128。

　　計數(shù)器的計數(shù)值N在被測周期結(jié)束后將立刻送鎖存器鎖存，并作為可編程分頻器的分頻系數(shù)N。由于采用兩路計數(shù)器輪流工作方式，因此，鎖存器要有選擇地對每路計數(shù)器的計數(shù)結(jié)果進(jìn)行鎖存。考慮到要盡可能地減小相位滯后，在每個周期結(jié)束后，鎖存器應(yīng)在最短的時間內(nèi)將數(shù)據(jù)鎖存。這就要求鎖存器在鎖存脈沖到來前，先選擇好被鎖存的計數(shù)器，保證每個周期計數(shù)值的可靠鎖存。鎖存信號由輸入方波信號經(jīng)微分電路產(chǎn)生，這種設(shè)計使可編程分頻器在每個周期的開始時刻，總是以新的數(shù)據(jù)、新的起點(diǎn)開始分頻。兩路計數(shù)器在計數(shù)工作前要先清零，使計數(shù)器的計數(shù)值準(zhǔn)確的反映輸入信號的周期。清零工作必須在計數(shù)結(jié)果鎖存后的下一次計數(shù)開始前完成。數(shù)字鎖相倍頻的頂層電路如圖3所示。

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　　在FPGA軟件QuartusII7.2開發(fā)平臺上完成硬件設(shè)計后即可進(jìn)行仿真，其仿真波形如圖4所示。其中，標(biāo)準(zhǔn)時鐘clk的頻率為10 MHz；shuru：為倍頻的輸入信號，shuru頻率設(shè)置為50 Hz，倍頻系數(shù)為128；beipin：表示倍頻電路的輸出信號。從仿真中可以看到，本設(shè)計可以達(dá)到128倍頻的效果。

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　　3? A／D采集控制

　　由于本設(shè)計要同時采集電網(wǎng)的三相電壓和電流，所以，應(yīng)把采樣倍頻信號接至HOLDA、HOLDB、HOLDC，以同時保持六路輸入信號，讀出模式設(shè)置為循環(huán)模式。

　　由ADS7864的時序圖可以得到如圖5所示的ADC控制器的軟件控制流程。以便在QuartusII開發(fā)平臺上利用VHDL語言進(jìn)行軟件編程。

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　　通過ADS7864的工作狀態(tài)控制模塊可根據(jù)ADS7864的轉(zhuǎn)換時序圖，用VHDL編寫FPGA控制ADS7864的轉(zhuǎn)換程序，并可采用雙進(jìn)程有限狀態(tài)機(jī)的方法來在Quartus II 7.2內(nèi)對A／D控制模塊進(jìn)行時序仿真，其仿真波形如圖6所示。仿真結(jié)果表明，該模塊的設(shè)計完全符合要求。

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　　4 結(jié)束語

　　本文給出了基于FPGA的電網(wǎng)實(shí)時數(shù)據(jù)采集系統(tǒng)的設(shè)計方法。該方法采用FPGA作為數(shù)據(jù)采集系統(tǒng)的控制核心。并充分利用了高速模數(shù)轉(zhuǎn)換芯片ADC和可編程邏輯控制器件FPGA，最終通過硬件描述語言VHDL實(shí)現(xiàn)了A／D的控制和數(shù)字鎖相倍頻電路。該電路具有良好的可移植性和可擴(kuò)展性，便于調(diào)試和修改，在電網(wǎng)的實(shí)時數(shù)據(jù)采集方面有較好的應(yīng)用前景。
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