1、引言
長期以來,外圍設備與主機CPU速度之間的不匹配始終困擾著人們,影響了計算機系統更迅速的發展。隨著計算機處理能力及存儲規模的迅速增長,這個問題表現得更加突出。雖然已經采取了各種軟、硬件的方法,不斷地改善著CPU與I/O設備之間的接口性能。然而,在許多應用中接口問題依然是制約系統性能的瓶頸。對于特定的設計,設計者面對紛繁蕪雜的接口標準,一般根據系統所需的成本及功能選擇合適的標準產品,這可能導致接口標準沖突和引起互用性問題;或許重新選擇與接口兼容的標準器件,但又可能會 造成不滿足功能需要或成本要求等。
FPGA技術的迅速發展使得接口問題有了好的解決方案。例如,現有的高性能接口IP及高速物理I/O的 FPGA,可滿足10Gb/s以上的通信系統的要求;而且用FPGA解決接口不兼容器件間的通信問題。因此本文 將提出一種新的基于FPGA 的SPI 接口設計方法。
SPI(Serial Peripheral Interface)串行外設接口總線[1]是一種同步全雙工串行通信接口總線。由于其連線簡單使用方便,故得到廣泛應用。在實際開發應用中,若主控制器無SPI接口或需要與多個具有SPI接口的外設通信,就要使用主控制器的I/O口通過軟件來模擬,這就在很大程度上限制了其應用且給數據傳輸帶來不便。在FPGA技術迅速發展的時代,解決這個問題最方便的辦法就是集成一個SPI核到芯片上。
這里根據業界通用的SPI總線的標準,設計一種可復用的高速SPI總線。設計過程中很多變量都采用參數形式,具體應用于工程實踐時根據實際需要更改參數即可,充分體現了可復用性。
2、 SPI 總線原理
SPI 總線由四根線組成:串行時鐘線(SCK),主機輸出從機輸入線(MOSI),主機輸入從機輸出線(MISO),還有一根是從機選擇線(SS),它們在與總線相連的各個設備之間傳送信息,其連接方式如圖1。
SPI 總線中所有的數據傳輸由串行時鐘SCK 來進行同步,每個時鐘脈沖傳送1 比特數據。SCK 由主機產生,是從機的一個輸入。時鐘的相位(CPHA)與極性(CPOL)可以用來控制數據的傳輸。CPOL=“0”表示SCK 的靜止狀態為低電平,CPOL =“1”則表示SCK 靜止狀態為高電平。時鐘相位(CPHA)可以用來選擇兩種不同的數據傳輸模式。如果CPHA =“0”,數據在信號SS 聲明后的第一個SCK 邊沿有效。而當CPHA=“1” 時, 數據在信號SS聲明后的第二個SCK 邊沿才有效。因此,主機與從機中SPI 設備的時鐘相位和極性必須 要一致才能進行通信。
SPI 可工作在主模式或從模式下。在主模式下,每一位數據的發送/接收需要1 次時鐘作用;而在從 模式下,每一位數據都是在接收到時鐘信號之后才發送/接收。1個典型的SPI系統包括一個主MCU和1 個或幾個從外圍器件。
3、設計原理
Verilog HDL 是一種硬件描述語言,他可以用來進行各種級別的邏輯設計,可以用來進行數字邏輯系統的仿真驗證、時序分析和邏輯綜合等,應用十分廣泛。本文使用Verilog設計 SPI接口模塊,實現可IP復用的通用結構。根據SPI總線原理,可用幾個功能模塊來實現微處理器與從設備之間的雙向數據傳輸。
3.1. 系統架構設計
根據SPI 總線的原理,本設計的SPI Master同SPI協議兼容,在主機側的設計相當于wishbone總線[2]規范兼容的slave設備,總體架構可分為以下3個功能模塊[3]:Clock generator、Serial interface、Wishbone interface
3.2. 模塊設計
3.2.1 時鐘產生模塊spi-clgen設計
SPI時鐘分頻模塊中的時鐘信號的來源是外部系統提供的時鐘clk_in,模塊會根據各個不同接口的時鐘分頻因子寄存器,產生相應的時鐘輸出信號clk_out。由于SPI沒有應答機制,為了能夠保證時序的可靠性,特別設計了一個無論對于奇分頻還是偶分頻都異??煽康臅r鐘生成模塊產生傳輸所需要的串行時鐘。
此模塊重點考慮了奇分頻的情況,為了節省資源對奇分頻的做改動同時也能實現偶分頻的情況。對輸入主時鐘的同步奇整數分頻,可以簡單地用一個Moore機來實現,編碼采用Moore機增加了可靠性。
master核系統輸入時鐘clk-in通過divider分頻產生clk-out,通過改變divider的值,可以實現任意分頻的時鐘輸出[4]。其頻率表達式如下:
用verilog語言描述時鐘產生模塊,用ISE綜合后,其生成電路如圖2所示。
3.2.2. 串行接口模塊spi-shift設計
數據傳輸模塊是SPI的核心模塊。此模塊負責把并行進來的數據串行傳出,串行進來的數據并行傳出。本文設計的shift與通常的SPI移位模塊設計不同,原因在于這里考慮了寄存器的復用,以使用較少硬件資源來增大一次傳輸數據的位數,從而提高數據傳輸的整體速率。對于并行進來的數據位寬比較長,比如128 位的數據時,為了提高傳輸的速度,本文設計工作中犧牲了資源改進了以前的保守的SPI模塊。SPI MaSTer 核在主機側作為slave設備接收數據,同時作為master設備發送數據。此模塊verilog代碼經ISE綜合后如圖3 所示。
圖3.串行接口模塊電路
3.2.3. 頂層TOP模塊
本文在分析協議的基礎上建立了高速可復用SPI總線的基本結構,包括時鐘生成模塊,數據傳輸模塊,并用上層TOP模塊調用底層的兩個模塊。頂層模塊的重要作用就是讓分模塊能夠順利的運作起來。所以此 SPI核的頂層模塊要寫入控制字,通過狀態機控制調用時鐘生成模塊和數據傳輸模塊正常運行。其經ISE綜 合后如圖4所示。
圖4.頂層TOP模塊電路
4、仿真與驗證
仿真與驗證是IP核設計中非常重要的一部分,因為它直接關系著IP的可用性。將用verilog 描述好的SPI 接口電路用ISE進行綜合,然后用modelsim 軟件進行仿真[5]。在建立測試平臺時,首先要建立模擬Wishbone 協議的master模塊,同時建立模擬SPI協議的slave模塊,再將接收/發送數據和地址進行比較、校驗。因此 Spi-top Testbench總體架構可分為:Wishbone master model、SPI master core、SPI slave model 三個模塊。
為了簡單仿真8bit數據傳輸,首先進行復位,然后設置寄存器,再進行寄存器校驗,無誤之后進行8bit 數據傳輸,在tx上升沿發送數據,rx下降沿接收數據,仿真波形如圖5所示。同理可以仿真64bit、128bit等 數據傳輸仿真波形。
圖5. 8bit數據傳輸仿真波形
用ISE軟件進行編譯,將生成的網表文件通過JTAG下載到xilinx 公司的spartan3 系列FPGA運行,在ISE 的輔助分析下得到了正確的結果。
5、結束語
隨著半導體技術的進步,FPGA 的價格越來越便宜, 工作頻率越來越高,使用FPGA 實現SPI 通信 接口是切實可行的。
本文作者創新點:設計過程中很多變量都采用參數形式,具體應用于工程實踐時根據實際需要更改參數即可,充分體現了可復用性。由于SPI對傳輸時序要求非常嚴格,所以本文工作中設計了一種比較可靠,穩定的時鐘生成模塊,它對于奇偶分頻的情況分別考慮,從而避免了以往SPI總線中對系統時鐘奇分頻時會出現分頻出的時鐘不穩定的問題。數據傳輸模塊采用較簡潔的并串互轉結構,一次最多可傳輸128位,速度是遵守SPI協議的同類器件里較快的。并且從128位到8位可選具體一次要傳輸多少位,有別于以往一 次傳輸的位數為定值的情況。
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