2 FPGA設(shè)計(jì)

　　2.1 整體結(jié)構(gòu)設(shè)計(jì)

　　根據(jù)圖2的算法結(jié)構(gòu)，F(xiàn)PGA設(shè)計(jì)采用模塊化方式，整體結(jié)構(gòu)的頂層圖如圖3所示。

　　從圖3可以看到，該設(shè)計(jì)包含分頻器（DIV_FRE）、符號(hào)化（SYM）、內(nèi)插濾波器（INTERPOLATION）、定時(shí)誤差檢測(cè)（TED）、環(huán)路濾波器（LPF）、內(nèi)部控制器（INTER_CTL）和外部控制器接口的時(shí)序電路（EXTER_CTL）共7個(gè)模塊。其中，分頻器由片外晶振提供時(shí)鐘輸入，分頻后為片內(nèi)其他模塊提供相應(yīng)時(shí)鐘。其中碼元時(shí)鐘的分頻系數(shù)可由外部控制器通過(guò)接口進(jìn)行設(shè)置。符號(hào)化是將A/D采樣產(chǎn)生的無(wú)符號(hào)數(shù)轉(zhuǎn)換為有符號(hào)數(shù)，以便后續(xù)模塊進(jìn)行帶符號(hào)的運(yùn)算。

　　外部控制器接口的時(shí)序電路將外部控制器送來(lái)的控制信號(hào)（ALE和RD）、地址信號(hào)（P2.0、P2.1）和數(shù)據(jù)信號(hào)（P0口）、轉(zhuǎn)換為FPGA 內(nèi)分頻器、環(huán)路濾波器和NCO的使能信號(hào)和參數(shù)，實(shí)現(xiàn)對(duì)位同步器各參數(shù)的設(shè)置。

　　分頻器、符號(hào)化和外部控制器接口模塊實(shí)現(xiàn)較為簡(jiǎn)單，不再贅述。而內(nèi)插濾波器、定時(shí)誤差檢測(cè)、環(huán)路濾波器和內(nèi)部控制器的實(shí)現(xiàn)較為復(fù)雜，且本設(shè)計(jì)通過(guò)采用相應(yīng)算法和改進(jìn)結(jié)構(gòu)，實(shí)現(xiàn)了位同步器的通用性。本文將詳細(xì)闡述這些模塊的設(shè)計(jì)。

　　2.2 模塊詳細(xì)設(shè)計(jì)

　　2.2.1 內(nèi)插濾波器設(shè)計(jì)

　　內(nèi)插濾波器是完成算法的核心，它根據(jù)內(nèi)插參數(shù)實(shí)時(shí)計(jì)算最佳判決點(diǎn)的內(nèi)插值，即：

　　式中：mk 為內(nèi)插濾波器基點(diǎn)索引，決定輸入序列中哪些采樣點(diǎn)參與運(yùn)算，它由插值時(shí)刻kTi 確定；μk 為誤差間隔，決定了內(nèi)插濾波器的沖激響應(yīng)系數(shù)［1］.kTi 和μk 的信息由內(nèi)部控制器反饋回來(lái)。

　　本設(shè)計(jì)的內(nèi)插濾波器采用基于4 點(diǎn)分段拋物線多項(xiàng)式的Farrow結(jié)構(gòu)實(shí)現(xiàn)。將式（1）變換為拉格朗日多項(xiàng)式，即令：

　　根據(jù)式（2）和（3），內(nèi)插濾波器程序?qū)崿F(xiàn)結(jié)構(gòu)如圖4所示。

　　從圖4可以看到，該結(jié)構(gòu)由1個(gè)移位器、5個(gè)觸發(fā)器、 8個(gè)相加器、2個(gè)乘法器組成，比直接型FIR節(jié)省10個(gè)乘法器、4個(gè)相加器的資源。其中，除以2的運(yùn)算采用數(shù)據(jù)移位實(shí)現(xiàn)，避免使用除法器。輸入的8位數(shù)據(jù) x，計(jì)算后得到10位的內(nèi)插值y 輸出。由于內(nèi)部所有寄存器經(jīng)計(jì)算后，均采用最小位數(shù)，有效地減少了Logic Elements資源的占用。