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電子發(fā)燒友網(wǎng)>可編程邏輯>FPGA/ASIC技術(shù)>基于FPGA的幀同步系統(tǒng)設(shè)計方案

基于FPGA的幀同步系統(tǒng)設(shè)計方案

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數(shù)字電路設(shè)計方案中DSP與FPGA的比較與選擇

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2017-01-18 20:39:1315

嵌入式同步時鐘系統(tǒng)設(shè)計方案

時鐘的管理。本文詳細(xì)介紹了利用嵌入式微控制器MSP430單片機和數(shù)字鎖相環(huán)(DPLL)來實現(xiàn)嵌入式同步時鐘系統(tǒng)方案和設(shè)計實例。 系統(tǒng)總體結(jié)構(gòu) 同步設(shè)備的同步時鐘系統(tǒng)要求能達到3級時鐘標(biāo)準(zhǔn),可使用從SDH網(wǎng)絡(luò)上提取的時鐘或外部時
2017-11-04 10:21:446

采用FPGA實現(xiàn)同步、幀同步系統(tǒng)的設(shè)計

為了能在GPS接收端獲取正確導(dǎo)航電文,研究了CJPS接收機位同步、幀同步的基本原理和實現(xiàn)方式。提出一種采用FPGA來實現(xiàn)位同步、幀同步系統(tǒng)設(shè)計方案。使用Xilinx開發(fā)軟件,通過Verilog代碼
2017-11-07 17:13:3910

基于FPGA的高精度同步時鐘系統(tǒng)設(shè)計

介紹了精密時鐘同步協(xié)議(PTP)的原理。本文精簡了該協(xié)議,設(shè)計并實現(xiàn)了一種低成本、高精度的時鐘同步系統(tǒng)方案。該方案中,本地時鐘單元、時鐘協(xié)議模塊、發(fā)送緩沖、接收緩沖以及系統(tǒng)打時標(biāo)等功能都在FPGA
2017-11-17 15:57:186196

基于FPGA+DSP的跳頻電臺傳輸系統(tǒng)設(shè)計方案分析

高速率跳頻、高帶寬技術(shù)是提高跳頻發(fā)射機性能的關(guān)鍵,本文結(jié)合軟件無線電思想和架構(gòu),提出一種基于FPGA+DSP的跳頻電臺傳輸系統(tǒng)設(shè)計方案,該系統(tǒng)兼容多種調(diào)制方式和跳頻速率及數(shù)碼率。系統(tǒng)采用上下變頻器作為系統(tǒng)基帶信號與中頻信號之間的頻率轉(zhuǎn)換器,還給出了系統(tǒng)電路原理圖和程序流程圖。
2017-11-22 08:02:361840

基于FPGA的調(diào)焦電路設(shè)計方案資料下載

基于FPGA的調(diào)焦電路設(shè)計方案資料下載
2018-05-07 15:53:089

基于FPGA的二進制相移鍵控設(shè)計方案

基于FPGA的二進制相移鍵控設(shè)計方案
2021-05-28 09:36:5011

基于FPGA的嵌入式信號處理系統(tǒng)設(shè)計方案

基于FPGA的嵌入式信號處理系統(tǒng)設(shè)計方案
2021-06-02 11:04:330

基于FPGA的嵌入式信號處理系統(tǒng)設(shè)計方案

基于FPGA的嵌入式信號處理系統(tǒng)設(shè)計方案
2021-06-02 11:04:330

基于CPLD/FPGA的半整數(shù)分頻器設(shè)計方案

基于CPLD/FPGA的半整數(shù)分頻器設(shè)計方案
2021-06-17 09:37:0221

基于FPGA的偽隨機數(shù)發(fā)生器設(shè)計方案

基于FPGA的偽隨機數(shù)發(fā)生器設(shè)計方案
2021-06-28 14:36:494

求一種FPGA實現(xiàn)圖像去霧的實現(xiàn)設(shè)計方案

本文詳細(xì)描述了FPGA實現(xiàn)圖像去霧的實現(xiàn)設(shè)計方案,采用暗通道先驗算法實現(xiàn),并利用verilog并行執(zhí)行的特點對算法進行了加速;
2023-06-05 17:01:45862

基于FPGA的PCI硬件加解密卡的設(shè)計方案

電子發(fā)燒友網(wǎng)站提供《基于FPGA的PCI硬件加解密卡的設(shè)計方案.pdf》資料免費下載
2023-10-18 11:18:030

基于CPLD/FPGA的多串口擴展設(shè)計方案

電子發(fā)燒友網(wǎng)站提供《基于CPLD/FPGA的多串口擴展設(shè)計方案.pdf》資料免費下載
2023-10-27 09:45:172

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