根據同步電路的特點，其電路優點有：（1）同步復位有利于基于周期機制的仿真器進行仿真。（2）使用同步復位可設計100%的同步時序電路，有利于時序分析，其綜合結果的頻率較高。（3）同步復位僅在時鐘的有效沿生效，可有效避免因毛刺造成的亞穩態和錯誤。毛刺信號是由FPGA內部結構特征決定的，同步復位在進行復位和釋放復位信號時，僅當時鐘沿采到復位信號電平變化時進行相關操作，若復位信號樹的組合邏輯出現了某種毛刺，此時時鐘沿采到毛刺的概率較低，由此通過時鐘沿采樣，可有效過波復位電路組合邏輯產生的毛刺，增強了電路穩定性。

　　同步復位的缺點有：（1）多數目標器件庫的觸發器本身并不包含同步復位端口，使用同步復位會增加更多邏輯資源。（2）同步復位的最大問題在于必須保證復位信號的有效時間，需要一個脈寬延展器以確保復位信號有一定脈沖寬度，由此才能保證所有觸發器均能有效復位。由于同步復位僅當時鐘沿采到復位信號時才會進行復位操作，所以其信號的持續時間要大于設計的最長時鐘周期，以保證所有時鐘的有效沿都能采樣到同步復位信號。事實上，僅保證同步復位信號的持續時間大于最慢的時鐘周期是不夠的，設計中還需考慮到同步復位信號樹通過所有相關組合邏輯路徑時的延時，以及由于時鐘布線產生的偏斜。只有同步復位大于時鐘最大周期，加上同步信號穿過的組合邏輯路徑延時和時鐘偏斜延時，才能確保同步復位的可靠。

　　2.2.2異步復位

　　指定異步復位時，只需在always的敏感表中加人復位信號的有效沿即可，當復位信號有效沿到達時，無論時鐘沿是否有效，復位均會立即發揮其功能。

　　大多數目標器件和ASIC庫的觸發器均包含異步復位端口，異步復位會直接接人觸發器的異步復位端口，綜合后的RTL圖如圖2所示。

　　圖2異步復位電路圖

　　根據異步電路的特點，異步復位的優點有：（1）由于多數目標器件庫的觸發器都包含異步復位端口，異步復位會節約邏輯資源。（2）異步復位設計簡單。（3）對于多數FPGA，均有專用的全局異步復位/置位資源（GSR，GlobalSetReset），還可使用GSR資源，異步復位到達所有寄存器的偏斜最小。

　　異步復位的缺點如下：（1）異步復位的作用和釋放與時鐘沿并無直接關系，異步復位生效時問題并不明顯;但當釋放異步復位時，若異步復位信號釋放時間和時鐘的有效沿到達時間幾乎一致，則容易造成觸發器輸出為亞穩態，形成邏輯錯誤。（2）若異步復位邏輯樹的組合邏輯產生了毛刺，則毛刺的有效沿會使觸發器誤復位，造成邏輯錯誤。

　　2.3外部復位和內部復位

　　外部復位，復位信號主要來自外部引腳的輸人。復位信號在電路板上可能會受到來自其他線路的串擾，因此可能產生毛刺，在無需復位系統時，毛刺信號可能導致系統誤復位。

　　內部復位，FPGA上電配置完成后，由FPGA內部電路產生復位信號，復位信號與時鐘同步。通常內部復位的設計方法是：設計一個初始值為0X0000的SRL16，將其輸人接高電平，輸出作為復位信號。