機載視頻圖形顯示系統主要實現2D圖形的繪制，構成各種飛行參數畫面，同時疊加實時的外景視頻。由于FPGA具有強大邏輯資源、豐富IP核等優點，基于 FPGA的嵌入式系統架構是機載視頻圖形顯示系統理想的架構選擇。視頻處理和圖形生成需要存儲海量數據，FPGA內部的存儲資源無法滿足存儲需求，因此需要配置外部存儲器。

　　與DDR2 SDRAM相比，DDR3 SDRAM帶寬更好高、傳輸速率更快且更省電，能夠滿足吞吐量大、功耗低的需求，因此選擇DDR3 SDRAM作為機載視頻圖形顯示系統的外部存儲器。

　　本文以Kintex-7系列XC7K410T FPGA芯片和兩片MT41J128M16 DDR3 SDRAM芯片為硬件平臺，設計并實現了基于FPGA的視頻圖形顯示系統的DDR3多端口存儲管理。

　　1 總體架構設計

　　機載視頻圖形顯示系統中，為了實現多端口對DDR3的讀寫訪問，設計的DDR3存儲管理系統如圖 1所示。主要包括DDR3存儲器控制模塊、DDR3用戶接口仲裁控制模塊和幀地址控制模塊。

　　DDR3存儲器控制模塊采用MIG（Memory Interface Generator）方案，通過用戶接口建立FPGA內部控制邏輯到DDR3的連接，用戶不需要管理DDR3初始化、寄存器配置等復雜的控制邏輯，只需要控制用戶接口的讀寫操作。

　　DDR3用戶接口仲裁控制模塊將每一個數據讀寫請求設置成中斷，借鑒中斷處理思想來進行仲裁控制，從而解決數據存儲的沖突。

　　幀地址控制模塊控制幀地址的切換。為了提高并行處理的速度，簡化數據讀寫沖突，將圖形數據和視頻數據分別存儲在不同的DDR3中。

　　2 DDR3存儲器控制模塊設計

　　MIG生成的DDR3控制器的邏輯框圖如圖 2所示，只需要通過用戶接口信號就能完成DDR3讀寫操作，大大簡化了DDR3的設計復雜度。

　　2.1 DDR3控制模塊用戶接口寫操作設計

　　DDR3存儲器控制模塊用戶接口寫操作有兩套系統，一套是地址系統，一套是數據系統。用戶接口寫操作信號說明如表 1所示。

　　地址系統的內容是app_addr和app_cmd，兩者對齊綁定，app_cmd為000時為寫命令，當app_rdy（DDR3控制）和 app_en（用戶控制）同時拉高時，將app_addr和app_cmd寫到相應FIFO中。數據系統的內容是app_wdf_data，它在 app_wdf_rdy（DDR3控制）和app_wdf_wren（用戶控制）同時拉高時，將寫數據存到寫FIFO。

　　為了簡化設計，本文設計的用戶接口寫操作時序如圖 3所示，使兩套系統在時序上完全對齊。

　　2.2 DDR3控制模塊用戶接口讀操作設計

　　用戶接口讀操作也分為地址系統和數據系統。用戶接口讀操作信號說明如表 2所示。

　　地址系統與寫操作相同，在時鐘上升沿且app_rdy為高電平時，用戶端口同時發出讀命令（app_cmd=001）和讀地址，并將app_en拉高，將讀命令和地址寫到FIFO中。對于數據系統，當app_rd_data_valid有效，則讀數據有效，讀回的數據順序與地址/控制總線請求命令的順序相同。

　　讀操作地址系統和數據系統一般是不對齊的，因為地址系統發送到DDR3后，DDR3需要一定的反應時間，讀操作時序如圖 4所示。