每個模塊的功能如下：

1． 可編程輸入輸出單元(IOB)

可編程輸入/ 輸出單元簡稱I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/ 輸出信號的驅動與匹配要求，其示意結構如圖2-4 所示。FPGA 內的I/O 按組分類，每組都能夠獨立地支持不同的I/O標準。通過軟件的靈活配置，可適配不同的電氣標準與I/O 物理特性，可以調整驅動電流的大小，可以改變上、下拉電阻。目前，I/O 口的頻率也越來越高，一些高端的FPGA 通過DDR 寄存器技術可以支持高達2Gbps 的數據速率。

外部輸入信號可以通過IOB 模塊的存儲單元輸入到FPGA 的內部，也可以直接輸入FPGA 內部。當外部輸入信號經過IOB 模塊的存儲單元輸入到FPGA 內部時，其保持時間(Hold Time) 的要求可以降低，通常默認為0。為了便于管理和適應多種電器標準，FPGA 的IOB 被劃分為若干個組(bank)，每個bank 的接口標準由其接口電壓VCCO 決定，一個bank 只能有一種VCCO，但不同bank 的VCCO 可以不同。只有相同電氣標準的端口才能連接在一起，VCCO 電壓相同是接口標準的基本條件。

2．可配置邏輯塊(CLB)

CLB 是FPGA 內的基本邏輯單元。CLB 的實際數量和特性會依器件的不同而不同，但是每個CLB 都包含一個可配置開關矩陣，此矩陣由4 或6 個輸入、一些選型電路( 多路復用器等) 和觸發器組成。 開關矩陣是高度靈活的，可以對其進行配置以便處理組合邏輯、移位寄存器或RAM。在賽靈思公司公司的FPGA 器件中，CLB 由多個( 一般為4 個或2 個) 相同的Slice 和附加邏輯構成，如圖2-5 所示。每個CLB 模塊不僅可以用于實現組合邏輯、時序邏輯，還可以配置為分布式RAM 和分布式ROM。

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Slice 是賽靈思公司公司定義的基本邏輯單位，其內部結構如圖2-6 所示，一個Slice 由兩個4 輸入的函數、進位邏輯、算術邏輯、存儲邏輯和函數復用器組成。

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算術邏輯包括一個異或門(XORG) 和一個專用與門(MULTAND)，一個異或門可以使一個Slice 實現2bit 全加操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數復用器(MUXC) 組成，用于實現快速的算術加減法操作；4 輸入函數發生器用于實現4 輸入LUT、分布式RAM 或16 比特移位寄存器(Virtex-5 系列芯片的Slice 中的兩個輸入函數為6 輸入，可以實現6 輸入LUT 或64 比特移位寄存器) ；進位邏輯包括兩條快速進位鏈，用于提高CLB 模塊的處理速度。