摘要：本文主要從視頻圖像采集系統出發，針對基于FPGA視頻采集系統中需要實時顯示和高效存儲視頻數據的問題，設計了視頻解碼和SDRAM存儲模塊。在整個系統中使用CCD攝像頭將采集到的模擬信號經解碼芯片ADV7181B解碼后，轉換為數字信號，并使用乒乓存儲方法存儲在SDRAM中，以方便提供給后期其他操作。在分析了視頻解碼及SDRAM的基本原理和主要參數的基礎上，利用Verilog語言實現了將有效視頻數據分離出來并串行輸出，同時也將圖像分辨率調整為符合VGA顯示的像素大小。另一方面通過乒乓緩存也保證了實時性、高速度的數據存儲。最后，經過Modelsim仿真驗證，證明了本設計的有效性。

0 引言

圖1視頻采集系統框圖視頻圖像采集系統應用非常廣泛，隨著計算機通信技術的不斷發展，FPGA以其高性能、低開發成本等優點廣泛應用于視頻和圖像處理領域［1］，因此,更加深入地研究基于FPGA的實時圖像采集系統, 對于視頻監控系統、高性能的圖像處理等都具有極其重要的作用。本文主要研究的內容是基于FPGA的視頻采集及顯示系統中的視頻解碼和視頻數據存儲的問題，對于提取有效視頻數據流和高效實時存儲大量數據具有顯著性的意義。

1 視頻圖像數據采集系統的總體架構

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圖1為視頻圖像采集的系統框圖，主要由I2C配置模塊、ITU-656視頻解碼模塊、SDRAM控制器模塊、視頻格式轉化模塊和VGA控制器模塊組成［2］。為了使視頻數據能實時、高速的顯示，視頻解碼模塊和SDRAM控制模塊就顯得尤為重要。

2 ITU-656解碼

ITU-656是國際電信聯盟制成的視頻標準，是國際電信聯盟建議為實現在專業視頻設備之間傳輸BT.601標準、4∶2∶2的YCrCb數字視頻信號而定義的一個并行接口和一個串行接口。其中，并行接口在傳輸4∶2∶2的YCrCb視頻數據流的同時，也會輸出水平同步信號HS及垂直同步信號VS控制。

本文中ITU-656標準的視頻數據以27 MB/s的速率按Cb，Y, Cr，Y, Cb，Y, Cr，…的順序分時傳送［3］。其中，Cb，Y，Cr是同一個地址的亮度和色差信號，Y對應于下一個亮度采樣信號。 Y采樣頻率為13.5 MHz，Cb采樣頻率是6.75 MHz，使用8位PCM編碼表示每個采樣點。ITU-656 標準的數據傳輸格式如圖2所示，每行采樣1 728個樣本點，其中Y為720個，Cb，Cr各360個。消隱期間的數據為288個(包括EAV和SAV)。

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行控制信號有兩個定時基準信號：SAV和EAV。 EAV和SAV之間有280個固定填充數據。 SAV和EAV具有相同的前同步碼：FF，00,00，而后面的XY決定著該行在整個數據幀的位置，并且SAV和EAV信號可以通過XY的值來區別，同時XY也包含有奇偶場識別、狀態和信息、場消隱行消隱狀態。

F:F=0奇場，F=1偶場；V：V=1消隱數據，V=0有效行數據；H:H=0表示SAV，H=1表示EAV；P3，P2，P1，P0：保護比特位，其值由F、V、H 決定。

ITU-656數字解碼模塊［4］的功能是根據ITU-656視頻數據流的特點將有效視頻數據YCbCr和F、V、H 控制信號分離開來，并通過計算像素行列的坐標，確定圖像中像素的具體位置，根據ITU-656數據傳輸時序，通過行內計數方式去除行消隱數據，并分離出SAV、EAV 信號，留下只包括YCbCr信號的數據流，并將其串行輸出。ITU-656數字解碼模塊另一個功能是通過計算水平數據的像素坐標，將圖像分辨率由720×576調整為640×480，以便在VGA中顯示。

根據SAV 和EAV 都是以FF、00、00 的順序開始的特點，設置一個序列移位器，采用4級寄存器級聯的形式，每個寄存器緩存8 bit數據，并監測后面3個寄存器的值，當這三個寄存器緩存的數據不是FF、00、00時，序列移位器向右移，當檢測到這3個寄存器的值為FF、00、00、時，即認為是SAV或EAV的到來，就將第一個寄存器的 bit6、bit5、bit4分別存放到3個一位寄存器中，從而提取出 F、V、H 信號。H(bit4)如果為0，即表示有效數據開始。再通過 V、F是否為0可判斷出是有效行數據還是消隱數據，是奇場還是偶場的數據。解碼過程如圖3所示。

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