介紹一種采用FPGA（現場可編程門陣列電路）實現SDH（同步數字體系）設備時鐘芯片設計技術，硬件主要由1 個FPGA 和1 個高精度溫補時鐘組成．通過該技術，可以在FPGA 中實現需要專用芯片才能實現的時鐘芯片各種功能，而且輸入時鐘數量對比專用芯片更加靈活，實現該功能的成本降低三分之一．該技術實現的時鐘輸出完全符合ITU-T G.813 標準，可廣泛應用于各種SDH 設備中。

高速串行傳輸技術被越來越多的通信設備采用．高速數據傳輸對時鐘的要求很高，而能滿足高速傳輸需求的各種專業芯片不僅價格昂貴，而且功能單一，靈活性低，不能滿足用戶多樣化的需求[1]．不同線路輸入的時鐘經過長距離傳輸，信號質量劣化程度不同，經過FPGA 的SerDes（串并轉換）恢復出來的線路時鐘質量不同．除此外，SDH 通信系統接入的輸入信號線路數量不定，時鐘芯片需要對不確定數量的線路時鐘進行保持跟蹤．雖然有相應的專用芯片來達到上述的目的，但是針對不同數量的線路時鐘，導致專用芯片的靈活性有所欠缺，且成本較高，如達拉斯公司的DS3100 時鐘芯片，輸入的時鐘數量最多只有6路；IDT 公司的82V3399 芯片，輸入的時鐘數量最多只用8 路[2]．本研究的目的就是要解決上述技術中存在的問題，使用FPGA 對SDH 中使用的時鐘進行處理，完成時鐘芯片功能。

1 系統硬件設計

系統硬件主要由2 部分構成：
1）19.44M 溫補時鐘：主要對FPGA 提供19.44M 高精度低抖動時鐘信號．

2）FPGA：主要完成時鐘的輸入和輸出，最終完成整個時鐘芯片功能．

硬件及主要信號線連接示意圖如圖1 所示．

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圖1 硬件及主要信號線連接示意圖

2 系統程序設計

FPGA 設計中的主要功能模塊如圖2 所示。

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圖2 FPGA 內部功能模塊示意圖

FPGA 通過外部管腳和CPU 連接，CPU 通過提取各路SDH 信號的時鐘質量開銷符號S1 控制FPGA 從各輸入時鐘選擇1 路作為19.44M 線路時鐘，選擇器由FPGA 內部查找表完成。

2.1 CK 模塊（Clock，時鐘模塊）設計
CK 模塊將19.44M 線路時鐘和19.44M 輸出時鐘分別分頻為8K 的時鐘，為PD（Phase Detect，鑒相模塊）模塊提供鑒相輸入信號．在本設計中，分頻功能由FPGA 自帶的鎖相環實現．Virtex-6 系列FPGA 自帶的鎖相環輸入和輸出范圍均為10~700MHz，接受抖動范圍為0-10 UI[3]，可以實現倍頻、分頻、移相等功能，輸出時鐘和輸入時鐘同相，且具有時鐘鎖定指示信號。

2.2 PD 模塊（Phase Detect，鑒相模塊）設計
PD 模塊對線路時鐘和輸出時鐘進行鑒相，將指示線路時鐘超前輸出時鐘的超前鑒相信號和指示線路鐘時落后輸出時鐘的滯后鑒相信號輸出給LF（Low Pass，低通模塊）模塊。有限狀態機狀態轉移圖如圖3 所示。

如圖3 所示，每個狀態的輸入由同一時刻采集的8K 線路時鐘和8K 輸出時鐘狀態組成．在空閑狀態，當采集到輸入為10 時，表示采集到8K線路時鐘高電平，8K 輸出時鐘低電平，線路時鐘超前輸出時鐘，進入超前狀態，并輸出超前鑒相信號；當采集到輸入為01 時，表示采集到8K 線路時鐘低電平，8K 輸出時鐘高電平，線路時鐘滯后輸出時鐘，進入滯后狀態，并輸出滯后鑒相信號，其它輸入保持空閑狀態；在處于超前或滯后狀態時，當輸入為00 時，表示采集到8K 線路時鐘低電平，8K 輸出時鐘低電平，進入空閑狀態，當輸入為11時，表示采集到8K 線路時鐘高電平，8K 輸出時鐘高電平，進入暫停狀態；在暫停狀態，當輸入為01時，表示表示采集到8K 線路時鐘低電平，8K 輸出時鐘高電平，線路時鐘超前輸出時鐘，跳轉到超前狀態；當輸入為10 時，表示采集到8K 線路時鐘高電平，8K 輸出時鐘低電平，線路時鐘滯后輸出時鐘，跳轉到滯后狀態。

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圖3 PD 模塊有限狀態機狀態轉移圖

2.3 LF 模塊（Low passs，低通模塊）設計
低通模塊是低通濾波器。為了防止時鐘抖動帶給PD 模塊錯誤的鑒相結果，LF 模塊對PD 模塊的輸出進行低通濾波，濾除高頻分量后輸出正確的選擇結果。在本設計中，低通模塊主要由兩個10 比特位寬的計數器組成，分別命名為超前計數器和滯后計數器。計數器閾值為1023．每次PD 模塊發出超前鑒相信號，則超前計數器加1，當PD 模塊發出滯后鑒相信號，則滯后計數器加1．當超前計數器記滿1023 后，則復位超前計數器，并同時向DCO模塊（Digital Control，數字控制）發出超前控制信號；當滯后計數器記滿1023 后，則復位滯后計數器，并同時向DCO 模塊發出滯后控制信號。

狀態機采用格雷碼編碼，具體編碼實現采用賽靈思公司推薦的硬線邏輯語言編碼約束，詳細代碼如下：
Library IEEE;
Use IEEE.std_logic_1164.all;
Entity PD is
Port(
Prc_o : out STD_LOGIC;
Fal_o : out STD_LOGIC;
Clk_i : in STD_LOGIC;
8K_lne: in STD_LOGIC;
8K_out: in STD_LOGIC
);
Type state_type is (IDLE, PRCEED, FALL_BEHIND, PAUSE);
Signal c_s : state_type := IDLE;
Signal n_s : state_type;
Attribute fsm_encoding : string;
Attribute fsm_encondg of c_s : “gray”;
Process
Begin
Wait until risign_edge(clk);
C_s <= n_s;
End process;
Process(c_s, 8K_lne, 8K_out)
Variable st : STD_LOGIC_VECTOR(1 downto 0);
Begin
St := 8K_lne & 8K_out;
N_s <= c_s;
End case;
When PRCEED | FALL_BEHIND =>
Case st is
When “00”=> n_s <= IDLE;
When “11”=> n_s <= PAUSE;
When others => NULL;
End case;
Case c_s is
When IDLE =>
Case st is
When “10” => n_s <= PRCEED;
When “01” => n_s <= FALL_BEHIND;
When others => NULL;
When PAUSE =>
Case st is
When “01”=> n_s <= PRCEED;
When “10”=> n_s <= FALL_BEHIND;
When others=> NULL;

2.4 DCO 模塊（Digital Control，數字控制模塊）
DCO 模塊控制本地時鐘移相追蹤線路時鐘相位．把LF 模塊輸入的超前鑒相和滯后鑒相每22 秒加權平均進行統計，24 小時的統計結果存儲在FPGA的塊RAM中．在輸入時鐘丟失時，FPGA從塊RAM 中順序讀出統計值，使輸出時鐘追蹤線路時鐘過去24 小時的相位變化[4]．DCO 模塊中的移相控制電路圖如圖4 所示，DCO 模塊通過FPGA內部的多路復用器對155.52M的本地時鐘移相。每個多路復用器提供π/14 個弧度相移。因為FPGA內部布線延時的不精確，所以本設計利用ISE自帶的FPGA Editor手動擺放14個多路選擇器在各自查找表中的位置及每個查找表在FPGA內部的位置，將抖動控制在0.4ns 以內[5]，從而達到精確相移的目的。

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圖4 DCO 模塊移相控制電路圖

2.5 APLL 模塊（Anolog Phase Lock Loop，模擬鎖相環）設計
模擬鎖相環調用FPGA 自帶的模擬鎖相環，通過本地高精度的19.44M 晶振，生成各子模塊需要的311.04M 和155.52M 高速時鐘。

經過系統聯合調試，基于FPGA 的時鐘芯片設計技術，時鐘抖動控制在0.4ns 內，超過GR-253-CORE (OC-192) 和ITU-T G.813 (STM-64)的關于時鐘精度要求。為SDH 業務板卡提供工作時鐘960 h，工作正常，板卡沒有出現誤碼、丟包現象，達到SDH設備應用的預期目標。