。 Pynq降低了開發人員的門檻，但知其然也知其所以然，開發效率將會更高。因此，在進入PYNQ的python開發之前，我們先來學習ZYNQ的PL與PS開發，為接下來的學習提供良好的基礎。 本部分的學習
2020-12-25 14:11:50
6843 使用zynq最大的疑問就是如何把PS和PL結合起來使用，在其他的SOC芯片中一般都會有GPIO，本實驗使用一個AXI GPIO的IP核，讓PS端通過AXI總線控制PL端的LED燈，實驗雖然簡單，不過可以讓我們了解PL和PS是如何結合的。
2021-02-01 10:06:006183 
PL和PS的高效交互是zynq soc開發的重中之重，我們常常需要將PL端的大量數據實時送到PS端處理，或者將PS端處理結果實時送到PL端處理，常規我們會想到使用DMA的方式來進行，但是各種協議非常
2021-01-30 09:54:0012917 
有時CPU需要與PL進行小批量的數據交換，可以通過BRAM模塊，也就是Block RAM實現此要求。本章通過Zynq的GP Master接口讀寫PL端的BRAM，實現與PL的交互。在本實驗中加入了自定義的FPGA程序，并利用AXI4總線進行配置，通知其何時讀寫BRAM。
2021-02-22 13:51:007359 
/p/005899fe6815 二、ZYNQ7020 分為PS端、PL端 PS: 處理系統 （Processing System) , 就是與 FPGA 無關的 ARM 的 SOC 的部分。 PL: 可編程邏輯
2021-05-12 10:25:3113960 
本文主要介紹ZYNQ PS + PL異構多核案例的使用說明，適用開發環境：Windows 7/10 64bit、Xilinx Vivado 2017.4、Xilinx SDK 2017.4
2021-09-07 17:03:302881 
xilinx mpsoc 平臺中，PS 和 PL 進行交互時，PS 需要獲取 PL 發出的中斷信號。從 mpsoc 技術參考手冊 ug1085 TRM 中可知，PL 給到 PS 的中斷有兩組
2023-08-24 16:06:22560 
ZYNQ進階之路9--PS端實現FreeRTOS嵌入式系統導論FreeRTOS簡介實現步驟導論在之前的章節中我們我們完成了PS端、PL端和PS+PL的一些工程，本章節我們插入一個小插曲，講解
2021-12-22 08:29:20
本帖最后由 何立立 于 2018-1-9 15:03 編輯
ZYNQ 、AXI協議、PS與PL內部通信 三種AXI總線分別為：AXI4：（For high-performance
2018-01-08 15:44:39
本帖最后由 Tronlong創龍科技 于 2021-6-7 08:48 編輯
?本文主要介紹ZYNQ PS + PL異構多核案例的使用說明，適用開發環境：Windows 7/10 64bit
2021-05-28 14:28:28
PS和PL互聯技術ZYNQ芯片開發流程的簡介
2021-01-26 07:12:50
本文主要介紹說明XQ6657Z35-EVM 高速數據處理評估板ZYNQ與DSP之間EMIF16通信的功能、使用步驟以及各個例程的運行效果。[基于TI KeyStone架構C6000系列
2023-03-08 16:46:37
本文主要介紹說明XQ6657Z35-EVM 高速數據處理評估板ZYNQ與DSP之間EMIF16通信的功能、使用步驟以及各個例程的運行效果。[基于TI KeyStone架構C6000系列
2023-03-21 15:30:37
1ZYNQ與DSP之間通信例程1.1ZYNQ 與DSP之間SRIO通信1.1.1例程位置ZYNQ例程保存在資料盤中的Demo\\ZYNQ\\PL\\srio_gen2_0_ex文件夾下。DSP例程
2023-02-21 14:51:50
PL和PS之間的數據傳輸：
主要實現以下的功能：PS端把數據寫入RAM中，然后PL端通過AXI總線(這里使用AXI4_Lite)把數據從RAM中把數據讀出來，進行相應的處理；PL端通過AXI(這里
2023-11-03 10:51:39
上，也可以通過 EMIO 連接到 PL 端的引腳。Zynq-7000 系列芯片一般有 54 個 MIO，個別芯片如 7z007s 只有 32 個。GPIO 是英文“general purpose I
2022-02-08 07:27:16
ZYNQ學習筆記_ZYNQ簡介和Hello WorldZYNQ介紹PS和PL的連接ZYNQ開發工具鏈在PS端編寫Hello World程序ZYNQ介紹ZYNQ-7000系列是基于Xilinx開發環境
2022-02-17 07:37:36
你好！我在ZYNQ 7015里（或者7035）調用XDMA PCIE IP 從上位機HOST PC通過PCIE接口給ZYNQ的PS DDR發送數據（XDMA PCIE IP接到了PS的AXI HP
2019-11-21 10:35:01
功能簡介實現DSP與ZYNQ PL端之間GPIO接口傳輸功能。DSP與ZYNQ PL端之間有3根GPIO信號相連，如下原理圖標注所示： DSP示例通信程序將GPIO29、GPIO30兩個GPIO設置為
2023-06-16 16:02:47
1 ZYNQ與DSP之間通信例程1.1 ZYNQ與DSP之間SRIO通信1.1.1 例程位置ZYNQ例程保存在資料盤中的Demo\ZYNQ\PL\srio_gen2_0_ex文件夾下。DSP例程保存
2023-02-02 21:43:20
實現程序的下載?！ 牧硪?b class="flag-6" style="color: red">個角度來說，PL和PS的配置都可以認為是電腦主機通過 JTAG 完成的?！ 〉牵趯嶋H中，Zynq 開發板不可能實時與電腦連接，當 JTAG 不起作用時，Zynq 芯片
2021-01-08 16:33:01
嗨，我必須找出zynq 7020 PS和zynq PL如何通話，特別是我必須找到將在ARM中處理的SDK C代碼。你能用一個明確的C代碼告訴我，它解釋了數據如何從PS轉移到PL，這是ARM用來做這個的基本程序嗎？謝謝
2020-05-08 09:37:11
PS端QSPI flash 存儲PS端 SD卡，Emmc存儲PL端32bit 1GB 容量DDR3 存儲PL端擴展HDMI 輸出實現視頻顯示應用PL端擴展16路 I/O， 4個LED指示燈PL端擴展標準
2020-03-24 09:39:49
進行編程的初步PS和PL。如果上面有必要的信息，請提供。7.請提供ZYNQ 7Z020-CLG484芯片的所有I / O文檔8.如何在沒有AXI的情況下將處理器（PS）地址，數據，WRB，RDB連接到PL）。如何使用emio PINS來PL和PL到PS）。請提供必要的信息
2020-03-12 14:39:42
您好：
我想咨詢AD9681是否可以被zynq-7020的PL端驅動（zynq7020的性能是否足夠）。我們需要做衛星的探測載荷，由于衛星能源控制嚴格，我們需要低功耗、多通道（至少8個）、高采樣率
2023-12-04 08:18:57
芯片上JESD204B協議對應的引腳（SYSREF、SYNCINB和SERDOUT）與ZYNQ7015芯片中的JESD204 IP核的端口對應相連。
2023-12-15 07:14:52
PS端QSPI flash 存儲，PS端 SD卡，Emmc存儲，PL端連接2路 AD 2片ADS5474芯片PL端連接2路DA，1片DAC5672APL端擴展8路 I/O， 4個LED指示燈硬件、設計工
2020-12-08 15:12:32
。適用于無人機蜂群、軟件無線電系統，基帶信號處理，無線仿真平臺，高速圖像采集、處理等領域。一、軟件目錄1、ZYNQ與DSP之間通信例程SRIO通信 EMIF16通信 uPP通信 GPIO通信2、DSP單獨例程3、ZYNQ PL單獨例程4、ZYNQ PS單獨例程
2022-12-27 15:42:44
ST MCU芯片中的絕大部分都內置一串96位唯一標識碼【unique ID】。時不時有人問起這個東西，尤其最近感，覺詢問它的人甚是熱鬧。這里跟大家一起簡單分享下。上面說了ST MCU芯片中的絕大部分
2021-11-26 07:32:55
DDR3 讀寫2網口測試能否正常連接ping通外網3串口測試串口調試軟件能正常讀寫 3. PL端軟件PL端完成主要完成的設計功能為 AD9361 數據輸入、輸出以及 PL和PS之間的數據交互功能。測試
2021-05-11 14:58:19
差分數據傳輸通道之間的映射關系上述28位并行數據是如何通過4路差分數據傳輸通道進行傳輸的呢？28位并行數據映射到4路差分數據傳輸通道各個時刻點的位置關系如下圖所示：1.1.4 管腳約束ZYNQ PL
2023-02-24 10:00:56
DSP以及Xilinx Zynq-7000系列SoC處理器XC7Z035-2FFG676I設計的異構多核評估板，由核心板與評估底板組成。）ZYNQ7035 PL SFP光口通信例程1.1.1 例程位置
2023-02-20 17:27:57
+(9-1)次FLOPs。所以近似來看1FLOPs ≈ 2MACs。ZYNQ PL****端算力指標參考Xilinx官方文檔Zynq-7000 SoC Data Sheet: Overview (DS190
2022-12-15 21:19:38
ZYNQ的內部結構包含處理器的系統（PS）和一個可編程邏輯（PL）兩個部分。應用處理單元（APU）位于PS部分。應用處理單元APU包括兩個ARM的Cortex-A9雙核處理器和兩個Neon協處理器
2015-07-07 20:22:49
Cortex-A9 處理器和28nm的Xilinx 可編程邏輯單元（PL）部分在一個芯片上。 圖4-1:zynq-7000系列由上圖，可以看出來，zynq-7000面對不同的市場，有不同的芯片
2015-07-02 23:09:42
輸入到PL的管腳上一個時鐘信號，另一種方法則是使用PS提供給PL的時鐘信號。從ZYNQ的技術手冊里我們得知，PS部分可以提供給PL四路相對獨立的時鐘信號（它們之間不保證時序上的關系），因此我們的任務就是
2015-06-01 11:54:12
時不需要地址，在主從設備之間直接連續讀寫數據，主要用于如視頻、高速AD、PCIe、DMA接口等需要高速數據傳輸的場合。在PS和PL之間的主要連接是通過一組9個AXI接口，每個接口有多個通道組成。這些形成
2020-09-20 17:28:02
PL LED（紅色）?2個PS LED（紅色）?1個有源蜂鳴器?1個PL復位按鍵?2個PL功能按鍵?2個PS功能按鍵?1個電容觸摸按鍵?1路CAN接口，CAN收發器采用TJA1050芯片?1路
2020-09-21 16:42:52
端口連接AXI BRAM控制器，另一個連接PL讀BRAM IP核。首先創建Vivado工程，工程名為“ps_pl_bram”，然后創建Block Design設計（system.bd）并添加ZYNQ
2020-09-04 11:08:46
Cortex-A9 + PL端Artix-7架構28nm可編程邏輯資源，通過工業級B2B連接器引出千兆網口、USB、CAN、UART等通信接口，可通過PS端加載PL端程序，且PS端和PL端可獨立開發
2023-06-21 15:19:22
，不執行額外應用程序；PL端運行LED測試程序。狀態2：評估板不接入外接模塊，PS端啟動系統，運行DDR壓力讀寫測試程序，2個ARM Cortex-A9核心的資源使用率約為100%；PL端運行IFD
2023-06-25 09:56:01
之間的高速通信和數據交互，發揮ARM處理器和FPGA的性能優勢，需要設計高效的片內高性能處理器與FPGA之間的互聯通路。因此，如何設計高效的PL和PS數據交互通路是ZYNQ芯片設計的重中之重，也是
2021-01-07 17:11:26
嗨，我的測試代碼是一個簡單的LED閃爍。當我使用PL時鐘驅動此代碼時，它會閃爍正確的頻率。當我使用Zynq PL結構時鐘驅動它時，它沒有。所以，我使用JTAG編程板。首先我編程PL側，led閃爍頻率
2020-08-27 15:09:19
RJ45插頭實現GE_T模式的電口應用。Zynq-7000 PS部分包含兩個千兆以太網MAC層硬核，因此還需要以太網物理層傳輸芯片實現千兆以太網接口。MAC層硬核所對應的接口引腳，既可從PS端的MIO引腳
2021-10-22 09:43:10
你好，我嘗試在ZYNQ -7020上改變PL的頻率我在Zedboard上使用Xillinux作為Os，我有一個應用程序，我想在PS和PL之間使用更多的perfermonce進行通信，所以為了設置它
2020-07-23 10:34:17
我正在設計使用Zynq（7Z020）作為核心的SIL2產品。我們正在實施Xilinx Zynq安全手冊中所述的冗余。在硬件要求一章中，明確指出PS和PL需要兩個獨立的電源才能達到HFT = 1。在數
2020-05-22 16:14:42
如果覺得一直從事PCBLayout太乏味，不如通過一個硬件項目搞明白后去應聘硬件工程師，如果有完整的硬件項目經驗，應聘硬件工程師成功率還是非常高。本次更新內容主要講述如何通過基于Zynq7045芯片
2021-11-11 09:22:55
套件。 Zynq-7000 EPP結合了雙Corex-A9處理系統（PS）和 K7 系列可編程邏輯（PL）單元，可廣泛用于許多應用。小眼睛強大的板載外設和擴展功能使其成為新手和經驗豐富設計師的理想平臺。 小眼睛提供
2019-07-23 10:56:41
操作系統開發嵌入式ARM處理通用Zynq-7000 EPP 原型設計Zynq-7000 芯片內部集成了處理器和可編程邏輯，我們知道它的內部大體可以劃分為PS（Processing System）和PL
2016-10-05 14:05:31
，XC7Z045/XC7Z100集成PS端雙核ARM Cortex-A9 + PL端Kintex-7架構28nm可編程邏輯資源。核心板內部DSP與ZYNQ通過SRIO通信總線連接，并通過工業級高速B2B
2021-03-16 17:53:53
?) 網絡接口連接于VPX PS端QSPI flash 存儲 PS端 SD卡，Emmc存儲 PL端32bit 1GB 容量DDR3 存儲 PL端擴展16路 I/O， 4個LED指示燈 PL端8個GTX
2020-12-07 16:11:07
://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw提取碼：ld9c 1功能概述Zstar的Zynq PL連接了3個LED指示燈。如圖所示，3個LED指示燈分別在正極串聯
2019-08-28 09:26:47
鏈接：https://pan.baidu.com/s/1XTQtP5LZAedkCwQtllAEyw提取碼：ld9c 1概述如圖所示，Zynq系統的PS部分有豐富的外設接口，常見的USB、UART
2019-09-30 12:57:32
在FAT32格式化后的SD卡中放置一個BOOT.bin文件即可。如圖所示，BOOT.bin中需要包含2~3個文件，對Zynq部分外設初始化并搬運下一階段代碼和配置PL的f***l.elf文件、PL的配置
2019-09-30 14:11:59
`玩轉Zynq連載2——Zynq PS的GPIO外設更多資料共享 鏈接：https://share.weiyun.com/5s6bA0s1 概述 Zynq的GPIO外設控制最多54個MIO引腳，也
2019-04-18 16:33:51
），而必須把MIO0和MIO9保留給GPIO MIO使用。完成配置后，重新編譯PL工程，確保當前配置產生.bit文件。 2 導出PS硬件配置和新建SDK工程參考文檔《玩轉Zynq-工具篇：導出PS硬件配置
2019-10-10 11:21:06
的就是PL的引腳）。關于MIO和EMIO的關系，更形象直接的可以示意如圖所示。MIO和EMIO都是PS的一部分，但是MIO可以直接連接到Zynq芯片的引腳上，和PL無關；而EMIO需要通過PL的IO
2019-10-12 17:35:16
` 1概述Zynq將ARM和FPGA整合到了一個芯片上，它的過人之處不僅是功耗、面積、成本的優化，更多的是將二者之間原本極為受限的數據交互方式轉移到芯片內部完成，4條AXI GP通道（2個從機、2個
2019-11-12 10:23:42
.pdf》。6 嵌入式軟件修改參考文檔《玩轉Zynq-工具篇：導出PS硬件配置和新建SDK工程.pdf》導出PS硬件工程，并打開EDK新建一個HelloWorld的模板工程。修改HelloWorld工程中
2019-11-21 10:04:31
1概述AXI HP總線是Zynq芯片非常重要的一個功能，它可以實現Cortex A9與PL之間大吞吐量的數據通信?？梢哉f，Zynq芯片最大的賣點恐怕就是這條總線。對不起，不是1條，是4條這樣的AXI
2019-11-26 09:47:20
.pdf》。3 Zynq PS的AXI HP與VIO IP配置如圖所示，在ZYNQ7Processing System在，點擊Page Navigator --> PS-PL
2019-11-28 10:11:38
請問zynq 怎么實現PS與PL數據交互，然后通過UART串口打印出來?前輩們做過的指導我一下。
2020-08-03 15:53:30
芯片上JESD204B協議對應的引腳（SYSREF、SYNCINB和SERDOUT）與ZYNQ7015芯片中的JESD204 IP核的端口對應相連。[/td][td]
2018-09-05 11:45:31
想讓FX3的UART口和Xilinx ZYNQ7000的PS(Processor system)端的內置UART相互通信，兩個芯片使用的是同一個電源(同在一塊板子上或分別在兩塊相互連接的板子上)，請教一下它們之間的硬件連接需要TTL電平轉換(使用2塊MAX3232ESE芯片,如下圖所示)么？謝謝
2024-02-28 08:32:43
XAPP1251說明顯示，可以在Zynq ARM處理器上運行XVC服務器來控制FPGA中的JTAG端口。但是，我不清楚，是否可以在同一個FPGA中控制PL JTAG？可以使用運行在設備PS部分上
2020-07-30 13:51:19
本文通過實例詳細解析如何利用Zynq-7000的PL和PS進行交互。實際上，Zynq就是兩大功能塊：雙核Arm的SoC和FPGA。根據Xilinx提供的手冊，PS： 處理系統 （Processing System） ， 就是與FPGA無關的A
2012-12-12 13:40:2253205 
分享下PS與PL之間數據傳輸比較另類的實現方式，實現目標是： 1、傳輸時數據不能滯留在一端，無論是1個字節還是1K字節都能立即發送； 2、PL端接口為FIFO接口； PS到PL的數據傳輸流程: PS
2017-02-08 01:00:111431 
到目前為止，我們已經在之前的文章中聊過Zynq SOC內部的 PS和PL，以及在Zynq SoC PS部分的ARM Cortex-A9處理器上運行的操作系統。但是有一個領域我們還沒有去探索過，那就是在芯片的PL上構建軟核處理器。
2017-02-08 14:04:41989 
了解Zynq PS / PL接口之后；到目前為止，我們已經分析了Zynq All Programmable SoC芯片中的PS （處理器系統）與PL（可編程邏輯）之間的接口。
2017-02-10 12:00:11957 
我們先來了解一下上節中介紹的Zynq SoC PS/PL接口，我創建一個很簡單的外設，使用的是DSP48E1的DSP邏輯片，依靠這個外設第一個寄存器內的控制字執行乘法，加法或減法。
2017-02-10 12:04:41469 
《一步一步學ZedBoard & Zynq》系列第二篇，目的是為了學習不使用ARM PS情況下，只對Zynq PL的編程方法，同時學習Xilinx?PlanAhead工具的使用方法?
2017-02-10 20:24:113749 構建SoC系統，畢竟是需要實現PS和PL間的數據交互，如果PS與PL端進行數據交互，可以直接設計PL端為從機，PS端向PL端的reg寫入數據即可，本節研究如何再實現PL端對DDR3的讀寫操作。
2017-09-18 11:08:55
23 相比較經典的FPGA，Zynq-7000系列最大的特點是將處理系統PS和可編程資源PL分離開來，固化了PS系統的存在，實現了真正意義上的SOC（System On Chip）。 1.
2017-11-18 05:11:0118880 
Zynq在PS和PL之間有9個AXI接口。
2018-12-30 09:45:006907 在ps的控制下，可以實現安全或非安全的配置所有ps和pl。通過zynq提供的JTAG接口，用戶可以在外部主機的控制下對zynq進行配置，zynq不支持最開始就配置pl的過程。
2019-05-15 11:41:317190 
MPSoC是Xilinx基于16nm工藝推出的異構計算平臺，由于靈活、穩定，在業界得到了廣泛的使用。異構計算是一個比較新的領域，需要協調硬件設計、邏輯設計、軟件設計，對工程師的要求很高。實際設計過程中，很多工程師對實現PS/PL之間的數據交互感到頭疼。
2020-09-15 09:27:0011208 
在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，但PS與PL之間的接口卻只支持前兩種，AXI-Stream只能在PL中實現，不能直接和PS相連，必須通過AXI-Lite
2020-09-24 09:50:304289 
和接口的構架 在ZYNQ中，支持AXI-Lite，AXI4和AXI-Stream三種總線，但PS與PL之間的接口卻只支持前兩種，AXI-Stream只能在PL中實現，不能直接和PS相連，必須通過
2020-11-02 11:27:513880 
ZSN700智能讀寫卡芯片中文資料分享。
2021-04-14 15:43:5827 剛學ZYNQ的時候，看到里面反復提到PS和PL，還以為PS是PhotoShop的意思，PL是哪種型號的簡稱。 稍微了解之后才知道，ZYNQ是ARM和FPGA的組合，PS是programming
2021-06-18 16:09:468666 上，也可以通過 EMIO 連接到 PL 端的引腳。Zynq-7000 系列芯片一般有 54 個 MIO，個別芯片如 7z007s 只有 32 個。GPIO 是英文“general purpose I/O”的縮寫，即通用的輸入/輸出。是 ZYNQ PS 中的一個外設，用于觀測和控制器件引腳的狀態。圖 1
2021-12-04 18:51:0616 ZYNQ學習筆記_ZYNQ簡介和Hello WorldZYNQ介紹PS和PL的連接ZYNQ開發工具鏈在PS端編寫Hello World程序ZYNQ介紹ZYNQ-7000系列是基于Xilinx開發環境
2021-12-22 19:11:2910 ZYNQ7000 SOC 芯片可以從 FLASH 啟動，也可以從 SD 卡里啟動， 本節介紹程序 FLASH 啟動的方法。Zynq7000 SOC 芯片上電后，最先運行的是ARM端系統(PS
2022-05-07 09:41:355019 ARM 的 AXI 是一種面向突發的協議，旨在提供高帶寬同時提供低延遲。每個 AXI 端口都包含獨立的讀寫通道。要求不高的接口使用的 AXI 協議的一個版本是 AXI4-Lite，它是一種更簡單
2022-05-10 09:52:121949 這篇文章記錄ZYNQ7020的PS端的基本開發流程，關于PL端的開發流程，參考之前文章，這里放個超鏈接。
2022-07-24 18:12:575860 MPSoC含有PS、PL；在PS和PL之間有大量接口和信號線，比如AXI、時鐘、GPIO等。缺省情況下，PS和PL之間有接口和信號線被關閉。加載bit后，軟件才會打開PS和PL之間的接口和信號線
2022-08-02 09:45:03676 Zynq MPSoC是Zynq-7000 SoC（之后簡稱Zynq）的進化版本。Zynq是賽靈思發布的集成PL（FPGA）和PS設計的最早的一代產品。如圖2.1所示，在相對較高層次對比了三種器件。Zynq MPSoC的PS部分比Zynq的PS部分面積更大，也更復雜。本章，將介紹這三種器件的特點.
2022-08-15 09:16:381629 在無 JTAG 的模式下，Zynq 是通過片上CPU完成對芯片的配置，也就是PS和PL的配置是通過 PS 處理器 ARM 核來實現的。需要注意的是，與傳統的 Xilinx 7 系列 FPGA 芯片不同，Zynq 是不支持從 PL 端進行直接啟動配置的，一定要通過 PS 部分來完成。
2022-10-19 09:11:55986 電子發燒友網站提供《將Zynq PS和PL與內存映射寄存器集成.zip》資料免費下載
2022-12-06 15:14:292 S_AXI_ACP_FPD接口實現了PS 和PL 之間的低延遲連接，通過這個128位的接口，PL端可以直接訪問APU的L1和L2 cache，以及DDR內存區域。故PL側可以直接從cache中拿到APU的計算結果，同時也可以第一時間將邏輯加速運算的結果送至APU。
2023-02-01 15:36:531708 ZYNQ 芯片分為 PL 和 PS， PS 端的 IO 分配相對是固定的，不能任意分配，雖然 PS 端的 ARM 是硬核，但是在 ZYNQ 當中也要將 ARM 硬核添加到工程當中才能使用，FPGA
2023-08-11 09:36:344805 
ZYNQ內部的總體框架如所示，PS中包含2個ARM Cortex-9的內核，一些基本的外設擴展口以及Memory接口。PS和PL的相互通信通過兩個通路完成，分別是GP（General Purpose）Ports和HP（High Performance）Ports。
2023-09-22 09:26:13492 
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