?

?

無線通信行業已經進入了一個全新的一體化時代；每個網絡運營商都在尋求更緊湊、多頻帶基礎架構解決方案。新興射頻類數據轉換器—— RF DAC 和RF ADC —— 在架構上使創建緊湊的多頻帶收發器成為可能。但這些新興器件固有的非線性將成為這一發展趨勢的絆腳石。

例如，頻域中射頻器件的非線性包括帶內和帶外兩種情況。帶內非線性是指TX 頻帶內不需要的頻率成分（frequency term），而帶外非線性則是指TX 頻帶外不需要的頻率成分。

對于正在使用RF DAC 對多頻帶發射器進行原型設計的系統工程師而言，確保關鍵組件符合標準線性要求是非常重要的。因此，在早期原型設計階段，從根本上需要一個靈活的測試平臺，以正確評估AR DAC 在多頻帶應用中的非線性性能。

在愛爾蘭貝爾實驗室，我們已經創建了一個靈活的軟硬件平臺，可用于快速評估下一代無線系統潛在備選設備RF DAC。這個研發項目的三個關鍵因素分別是：賽靈思高性能FPGA、賽靈思IP 和 MATLAB?。

在開始這段工程設計傳奇故事之前，我們還要強調幾點。在設計中，我們試圖盡量減少FPGA 資源的占用，同時盡可能保持系統靈活，所以我們只需要集中精力實現必要的功能。為建立完整的測試系統，我們選用ADI 公司的最新RF-DAC 評估板（AD9129 和AD9739a）和賽靈思ML605 評估板。ML605 評估板配套提供Virtex?-6 XC6VLX240T-1FFG1156 FPGA 器件，其包括快速切換I/O ( 頻率高達710 MHz) 和SERDES 單元 ( 頻率高達5 Gbps)，用于連接RF DAC。

現在，讓我們仔細看看如何使用賽靈思FPGA、IP 和MATLAB 創建這個簡單而又功能強大的測試平臺。

系統級要求與設計
該評估平臺的主要目的是通過各種用戶自定義的測試數據序列來激勵RF DAC。為此，我們設計了兩個測試策略：連續波（CW）信號測試（xDDS）和寬頻帶信號測試（xRAM）。

多頻音連續波（CW）測試一直是RF 工程師對RF 元件非線性進行特性描述的首選。遵循相同的測試理念，我們創建了一個基于直接數字綜合器（DDS）的可調四音邏輯內核，實際上是采用一對雙音信號在兩個獨立頻帶上激勵RF DAC。通過獨立調諧四音，我們可以評估RF DAC 的線性性能 - 即頻域內的互調位置與功率。

連續波（CW）信號測試是一種固有窄帶操作。為進一步評估RF DAC的寬頻帶性能，我們需要通過并發多頻、多模信號（如分別為2.1 GHz 和2.6 GHz 的雙模UMTS 和LTE 信號）對其進行激發。為此，我們創建了一個基于片上BRAM 陣列的數據存儲內核；該內核有兩個子組，可以為重復測試存儲各自的雙頻用戶數據。

圖1 顯示了簡化的系統級平臺設計圖。可以看到，我們采用簡單直觀的設計策略，構建盡量簡單的平臺并通過升級功能對其進行模塊化。

?

圖1 - 簡化的系統級平臺方框圖

硬件設計：賽靈思 FPGA內核圖1 中的FPGA 部分列出了系統基本需要實現的邏輯單元。包括時鐘分布單元、基于狀態機的系統控制單元和基于DDS 內核的多音生成單元，以及嵌入在RAM 周圍的兩個單元：基于BRAM 的小型控制消息存儲單元（cRAM 內核） 和基于BRAM 陣列的用戶數據存儲單元 （dRAM 內核）。還包括連接PC 的UART 串行接口和連接RF DAC 的高速數據接口。

時鐘是FPGA 的生命脈搏。為確保多款時鐘在FPGA Bank 上正確分配，我們選用賽靈思時鐘管理內核，為時鐘的定義和指定提供一種簡單的交互方式。

嵌入狀態機周圍的小型指令內核用作系統控制單元。如圖2 所示，在初始狀態（S0）下，報頭檢測器單元工作，負責監測并過濾來自UART 接收器的輸入數據字節。數據字節被生成并封裝在MATLAB 數據幀內（如圖3 所示）。

?

圖2 - 關鍵狀態機詳細設計圖

?

?

圖3 - 數據幀封裝例解