在數字信號處理領域，如自適應濾波、DPD系數計算、MIMO Decoder等，常常需要矩陣解方程運算以獲得其系數，因此需對矩陣進行求逆運算。然而，由于直接對矩陣求逆會導致龐大的運算量，所以在實際工程中往往需要先將矩陣分解成幾個特殊矩陣（正規正交矩陣或上、下三角矩陣以求其逆矩陣需要更小的運算量）的乘積。目前，QRD矩陣分解法是求一般矩陣全部特征值的最有效且廣泛應用的方法之一。它是將矩陣分解成一個正規正交矩陣Q與上三角形矩陣R，稱為QRD矩陣分解。

由于浮點具有更大的數據動態范圍，所以在眾多多算法中具有只需要一種數據類型的優勢，所以很多QRD矩陣分解是基于浮點數據類型的。不過在通信應用中，更多的場景還是復數類型。因此，隨著通信技術的日益發展，算法的復雜度越來越高，QRD矩陣的維度也越來越大。如果是用傳統的手寫RTL，浮點復數超大維度QRD矩陣分解的FPGA實現將變得非常復雜，需要很長的時間來編寫RTL代碼、仿真和進行驗證等工作，使得開發效率不是很高。

本文將介紹如何使用Xilinx Vivado HLS（Vivado 高層次綜合）工具實現浮點復數QRD矩陣分解并提升開發效率。使用VivadoHLS可以快速、高效地基于FPGA實現各種矩陣分解算法，降低開發者對算法FPGA的實現難度。其中包括：
? 使用VivadoHLS開發效率比手寫RTL實現快5-10倍，而實現的FPGA資源效率與手寫RTL接近
? 由于C/C++仿真驗證比傳統FPGA RTL要快100倍，Vivado HLS實現可以大大縮短用戶的代碼開發時間和仿真驗證時間，從而大幅提高生產效率。

1. Vivado HLS工具介紹

Vivado HLS是Xilinx公司2010 年收購AutoESL 以后重新打造的高層次綜合工具，它可以讓用戶通過添加適當的directives（制導語句）和constrains（約束）, 將其C/C++/System C代碼直接轉換成FPGA RTL（Verilog, VHDL, System C）代碼。讓用戶可以在算法開發環境而非通常的硬件開發環境中只需專注于算法規格和算法的C實現，Vivado HLS工具會自動考慮FPGA微觀實現架構，并可生成可綜合的FPGA RTL代碼。如圖1所示。

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圖1 Vivado HLS設計介紹

Vivado HLS FPGA設計流程：
? 首先用C/C++/System C將算法實現，并編寫C testbench驗證C的功能，確保其功能正確；
? 然后就可以通過Vivado HLS工具進行C 綜合,將C轉換成RTL；
? 接著做C/RTL的協同仿真（Co-simulation），以保證生成的RTL代碼功能與C的功能完全一致。
? 最后Vivado HLS生成的RTL代碼可直接用于Xilinx設計開發環境下做系統集成、仿真和生成bit文件。

如圖2所示。

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圖2 Vivado HLS設計流程

2. QRD矩陣分解算法

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3. QRD矩陣分解Vivado HLS實現C++代碼構架

QRD矩陣分解C++實現代碼的頂層模塊是qrd_engine.cpp，它調用cal_core.cpp（核心計算函數）, coef_cal.cpp（系數計算函數），以及浮點加、減、乘、除法等子函數來實現。

struct cf_t {
float re;
float im;
};
voidqrd_engine
(
cf_t in_u[(R_DIM+Y_DIM)/DIV_NUM][DIV_NUM],
cf_t pd_err_in,
float lamda,
float lamda_sqrt,
float diag[R_DIM],
cf_t r[R_DIM][X_DIM],
cf_t p[R_DIM]
)
{
#pragma HLS ARRAY_PARTITION variable=in_u complete dim=2
#pragma HLS ARRAY_PARTITION variable=r complete dim=2

//注：這里對數組加入完全分割directive，目的是提高數據的并行帶寬，從而獲得并行計算。

#pragma HLS RESOURCE variable=in_u core=RAM3S

//注：這里對數組加入RAM3S directive，目的是控制生成的BRAM的延遲。