不久前發(fā)生在ASIC上的問題現(xiàn)又在FPGA上重演。到底是什么問題？那就是布線延遲對于設計性能的主導作用。多年以來，登納德縮放比例定律（Dennard scaling）增加了晶體管速度，同時摩爾定律的擴展增加了每平方毫米的晶體管密度。糟糕的是對于互聯(lián)來說其效果正好相反。電線因摩爾定律擴展而變得更細更扁，但速度卻變得更慢。最終，晶體管延遲降低到無足輕重的程度，而布線延遲卻成為主導。隨著FPGA密度的增加以及賽靈思UltraScale? All Programmable器件進軍ASIC級設計領域，相同的問題又出現(xiàn)了。UltraScale器件經(jīng)過重新設計后能夠克服這種問題，但解決方案卻并不方便簡單。以下來介紹一下解決方案的各個步驟。

步驟1：壓縮模塊，以使信號無需傳送太遠。
聽起來很明確是不是？必要性是新發(fā)明的原動力，是時候在UltraScale密度方面采取行動了。UltraScale架構中的CLB已經(jīng)過重新設計，這樣Vivado?設計套件就能更高效地將邏輯排列到CLB中。邏輯模塊設計使排列變得更加緊密，因此CLB間的布線資源需求量就會變得更少。布線路徑也變得更短。UltraScale架構中CLB的變化包括：為CLB中的每個觸發(fā)器增加專用輸入與輸出（這樣觸發(fā)器就能單獨使用從而實現(xiàn)更高利用率）；添加更多觸發(fā)器時鐘使能；為CLB的移位寄存器和分布式RAM組件添加獨立時鐘。從概念上講，改進后的CLB使用和排列情況如圖1中的框圖所示。

該實例顯示，之前采用16個CLB的電路模塊現(xiàn)在用9個改進后的UltraScale CLB即可實現(xiàn)。圖中藍色小方塊和三角形的分布情況表明CLB的利用率已提高，紅線的減少說明對布線數(shù)量的需求也在降低。

步驟2：添加更多布線資源。
這種情況下的收效會快速遞減，除非采取措施解決該問題。對于UltraScale架構來說，解決方案涉及添加更多的本地布線資源，從而使可布線性能夠隨CLB密度的增加更快速地提高。圖2顯示了該結果。

但是，僅僅增加硬件布線資源是不夠的。您還必須加強設計工具的布局布線算法，以便其能夠利用這些新資源。賽靈思Vivado設計套件已相應地進行了升級。

步驟3：處理不斷增加的時鐘歪斜。
您可能不知道，過去的FPGA時鐘分配過于簡單了。早期幾代的FPGA依靠一個由IC幾何中心成扇形散開的中央時鐘分配中樞為所有片上邏輯提供時鐘。這種全局時鐘方案在諸如Virtex UltraScale和Kintex UltraScale All Programmable器件系列的ASIC級FPGA中行不通。不斷提高的CLB密度和持續(xù)增加的時鐘速率不允許這樣做。因此，UltraScale器件采用了一種經(jīng)過徹底改進的時鐘方案，如圖3所示。

UltraScale架構的時鐘分配網(wǎng)絡包含一個區(qū)域化的分段時鐘基礎架構（segmented clocking infrastructure），該結構可將多個時鐘分配節(jié)點放在眾多片上時鐘域的幾何中心。再由獨立的時鐘分配節(jié)點驅(qū)動從適當大小的基礎架構分段（infrastructure segment）中構建的獨立時鐘樹。這種方案至少有三個主要優(yōu)勢：
1. 時鐘歪斜快速減??；
2. 可用的時鐘資源顯著增多；
3. 時序收斂立刻變得更加簡單。

然而，這樣不足以改善時鐘基礎架構，除非設計工具也能支持新的時鐘方案。為此，Vivado設計套件相應地進行了升級，因為該套件針對的是步驟2中討論的改良型CLB間布線。

賽靈思必須針對以上三大步驟的每個步驟進行硬件架構和設計工具方面的重大更改。這就是賽靈思所指的可對UltraScale架構和Vivado設計套件進行協(xié)同優(yōu)化。這需要做出很大的努力，并且也絕對是實現(xiàn)ASIC級All Programmable器件組合必須要做的工作。