摘要：基于串行異步收發(fā)器（UART）的通信中經(jīng)常用到循環(huán)冗余校驗(yàn)（CRC），常見的CRC校驗(yàn)電路多為串行校驗(yàn)， 校驗(yàn)所需時(shí)鐘周期較多， 基于查找表或輸入矩陣轉(zhuǎn)換的并行算法，需要存儲(chǔ)余數(shù)表，占用大量的硬件資源。該文利用輸入和校驗(yàn)多項(xiàng)式的邏輯關(guān)系，成功地將基于字節(jié)的并行CRC校驗(yàn)算法運(yùn)用于UART控制器中，在Xilinx公司的可編程門陣列（FPGA）芯片上驗(yàn)證通過，可實(shí)現(xiàn)連續(xù)多個(gè)字節(jié)校驗(yàn)。校驗(yàn)一個(gè)bit需要1/8時(shí)鐘周期，降低了校驗(yàn)所需時(shí)鐘頻率，提高了通信的效率，保證了通信的可靠性。

UART 廣泛應(yīng)用于工業(yè)通信控制領(lǐng)域。在通信過程中經(jīng)常需要在數(shù)據(jù)末尾加入CRC 校驗(yàn)碼，保證數(shù)據(jù)傳輸?shù)目煽啃浴RC 校驗(yàn)碼是一種有效但很簡(jiǎn)單的編碼技術(shù)， 由于其檢出概率高和易于硬件實(shí)現(xiàn)，在移動(dòng)通信、計(jì)算機(jī)、USB 等領(lǐng)域得到了廣泛應(yīng)用，傳統(tǒng)的硬件實(shí)現(xiàn)方式是采用串行移位的方式對(duì)接收到的每個(gè)bit 依次進(jìn)行校驗(yàn)，校驗(yàn)每個(gè)bit 需要8 個(gè)時(shí)鐘周期。CRC 校驗(yàn)的并行算法有查找表法和基于查找表法而導(dǎo)出的一些方法，但這些方法均需要存儲(chǔ)長(zhǎng)度較大的CRC 余數(shù)表，其性能較低。直接利用輸入字節(jié)數(shù)據(jù)和多項(xiàng)式的邏輯關(guān)系， 推導(dǎo)出CRC 的邏輯表達(dá)式，方法直接、簡(jiǎn)潔[2]。將并行字節(jié)CRC 校驗(yàn)機(jī)制引入到基于UART 的數(shù)據(jù)通信中，實(shí)現(xiàn)了基于字節(jié)的CRC 并行校驗(yàn)， 校驗(yàn)每個(gè)bit 需要1/8 時(shí)鐘周期。目前此方案已成功運(yùn)用于采集和監(jiān)控系統(tǒng)中。

1 CRC 校驗(yàn)原理

2 基于字節(jié)CRC-16 并行校驗(yàn)算法的實(shí)現(xiàn)步驟

CRC 并行算法是由LFSR （線性反饋移位寄存器）推導(dǎo)出來的。其基本原理如下：

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再次，確定電路形式，將CRC 多項(xiàng)式根據(jù)LFSR（線性反饋移位寄存器） 轉(zhuǎn)換成電路轉(zhuǎn)移圖形式[3]。如圖1 所示。

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最后，代入輸入數(shù)據(jù)，對(duì)每一位引入寄存器，依次將數(shù)據(jù)中的每一位引入到LFSR 的輸入端， 最終得出所有位輸入后，CRC 結(jié)果中每一位的邏輯表達(dá)式，即：

表達(dá)式。

3 UART 控制器

異步通信有如下特點(diǎn)：字符幀的傳輸格式使發(fā)送方在字符之間可按應(yīng)用要求插入不同的時(shí)間間隔，即每一個(gè)字符的發(fā)送是隨機(jī)的，這是異步通信的主要特點(diǎn)[4]。

每一個(gè)字符的傳輸開始總是以一個(gè)起始位為準(zhǔn)，然后接收方與發(fā)送方保持同步（格式的統(tǒng)一）。通信雙方可按應(yīng)用需要隨時(shí)改變通信協(xié)議，即改變數(shù)據(jù)位、奇偶校驗(yàn)位和停止位長(zhǎng)度和數(shù)據(jù)傳輸率。

在異步通信的數(shù)據(jù)流中，一個(gè)字符看作一個(gè)獨(dú)立的信息單元，并且字符出現(xiàn)在數(shù)據(jù)流中的相對(duì)時(shí)間是任意的，接收端預(yù)先并不知道，每個(gè)字符一經(jīng)發(fā)送， 收發(fā)雙方則以預(yù)先固定的時(shí)鐘速率傳送各位。因此，要有效進(jìn)行異步通信，在CPU 與外設(shè)通信之前，必須統(tǒng)一字符格式和波特率。

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由上式可以看出， 不考慮FPGA 芯片內(nèi)時(shí)鐘的建立和保持時(shí)間和傳輸過程所受的干擾，當(dāng)n 一定時(shí)，波特率越高，位周期誤差越小，累計(jì)誤差越小，數(shù)據(jù)傳輸?shù)某鲥e(cuò)率越小。

Rxd（輸入引腳）從‘1’變?yōu)椤?’代表了起始位，為了消除毛刺的干擾， 一般采用16 次過采樣的方法，保證正確接收每一位數(shù)據(jù)，將每一位數(shù)據(jù)的中間采樣作為采樣結(jié)果，可以把后續(xù)數(shù)據(jù)位檢測(cè)的累計(jì)誤差降到最小。因此，計(jì)數(shù)到8 時(shí)標(biāo)志起始位的中心，每隔16 個(gè)采集周期采集一次數(shù)據(jù)，直到所有數(shù)據(jù)位采集完成，最后檢測(cè)停止位，隨后輸出接收完成標(biāo)志脈沖。軟件流程圖如圖2 所示。

3.2 發(fā)送模塊

發(fā)送模塊的時(shí)鐘頻率即波特率時(shí)鐘周期，發(fā)送模塊無需考慮時(shí)鐘誤差問題，只需按照發(fā)送周期將每一位發(fā)送出去，為了使發(fā)送器每次發(fā)送一個(gè)字節(jié)，采用了上升沿觸發(fā)啟動(dòng)發(fā)送任務(wù)，發(fā)送完一幀后自動(dòng)停止，因此，當(dāng)檢測(cè)到發(fā)送使能引腳上升沿時(shí)，在發(fā)送時(shí)鐘驅(qū)動(dòng)依次輸出開始位、數(shù)據(jù)位和停止位。軟件控制流程如圖3 所示。

3.3 總體控制

讀寫控制模塊是兩個(gè)獨(dú)立的控制模塊，但是在本系統(tǒng)中是半雙工模式，即收到命令幀時(shí)再根據(jù)協(xié)議內(nèi)容發(fā)送數(shù)據(jù)，通過信號(hào)機(jī)制實(shí)現(xiàn)兩個(gè)模塊進(jìn)程的相互通信， 設(shè)trans_over 為發(fā)送的狀態(tài)信號(hào)，receive_over 為接受的狀態(tài)信號(hào)，接收模塊先處于工作狀態(tài)，當(dāng)接收完一幀數(shù)據(jù)時(shí)receive_over 置‘1’并等待發(fā)送模塊發(fā)送完成后trans_over 置‘1’，發(fā)送模塊首先將trans_over 置‘0’， 等待receive_over 置‘1’，發(fā)送完數(shù)據(jù)后trans_over 置‘1’ 并且等待receive_over 置‘0’。通過這兩個(gè)信號(hào)，協(xié)調(diào)發(fā)送和接收模塊的工作。

4 實(shí)驗(yàn)結(jié)果

4.1 軟件波形仿真

實(shí)驗(yàn)以Xilinx 公司的XC3S400 為FPGA 芯片，實(shí)驗(yàn)數(shù)據(jù)和功能仿真波形如圖4 所示，串口波特率為9600，8bits 數(shù)據(jù)位，無校驗(yàn)位，1 個(gè)停止位。起始位，停止位不參與CRC 校驗(yàn)。

為了與實(shí)際中多數(shù)的上層協(xié)議軟件版本的CRC-16 校驗(yàn)保持一致，將輸入數(shù)據(jù)先進(jìn)行反轉(zhuǎn)，復(fù)位時(shí)寄存器的值都置為‘1’；接收時(shí)CRC 字節(jié)參與校驗(yàn)，通過判斷結(jié)果是否為0x0000 確定數(shù)據(jù)傳輸是否正確。

發(fā)送時(shí)先發(fā)送CRC 的低8 位， 再發(fā)送高8 位。發(fā)送過程中本文采用將CRC 結(jié)果也參與校驗(yàn)，發(fā)送完數(shù)據(jù)后直接發(fā)送兩次CRC 結(jié)果的低8 位，實(shí)現(xiàn)了高8 位和低8 位自動(dòng)交換。

4.2 硬件測(cè)試結(jié)果

將程序下載到FPGA 芯片中進(jìn)行測(cè)試，采用PC端串口控制軟件進(jìn)行UART 通信實(shí)驗(yàn)，其部分?jǐn)?shù)據(jù)如圖5 所示。

硬件電路的核心板為XC3S400（TQ144 封裝），串口芯片采用Max3232， 基本的協(xié)議是如果接收的數(shù)據(jù)校驗(yàn)正確返回相應(yīng)字節(jié)長(zhǎng)度的數(shù)據(jù)， 本例中0x01，0x03 為幀頭，0x00，0x01 是地址，0x00，0x06為數(shù)據(jù)長(zhǎng)度。經(jīng)過重復(fù)實(shí)驗(yàn)，收發(fā)系統(tǒng)保持了非常高的傳輸可靠性。

標(biāo)志脈沖延遲輸出：當(dāng)接收一個(gè)字節(jié)數(shù)據(jù)完成時(shí)，如果數(shù)據(jù)的鎖存和標(biāo)志脈沖同步，那么第一個(gè)校驗(yàn)的字節(jié)是空閑時(shí)的CRC-16 模塊輸入端數(shù)據(jù)，因此為了保持每一次校驗(yàn)都是本次接收到的數(shù)據(jù)，CRC 校驗(yàn)接收完成標(biāo)志正脈沖應(yīng)該稍有延時(shí)，這樣數(shù)據(jù)先更新，校驗(yàn)脈沖緊隨其后，保證了CRC-16 模塊連續(xù)字節(jié)數(shù)據(jù)輸入校驗(yàn)的正確。本文采用將標(biāo)志正脈沖通過一個(gè)D 觸發(fā)器，實(shí)現(xiàn)了脈沖的延時(shí)輸出。

4.3 軟件仿真與硬件實(shí)測(cè)結(jié)果分析

通過圖4 和圖5 可看出，仿真的結(jié)果與實(shí)測(cè)結(jié)果相同， 說明基于FPGA 實(shí)現(xiàn)的并行CRC 算法的UART 控制器，數(shù)據(jù)傳輸正確，達(dá)到了設(shè)計(jì)的目的。

5 結(jié)語

在進(jìn)行較多的數(shù)據(jù)傳輸時(shí)串行CRC 電路所需時(shí)鐘周期較多，CRC 并行算法能夠有效地降低校驗(yàn)的時(shí)鐘頻率，本文將并行CRC 算法應(yīng)用于UART 的通信中，減少了校驗(yàn)所需的時(shí)鐘周期，保證了數(shù)據(jù)傳輸?shù)目煽啃裕〉昧肆己玫男Ч哂兄匾膶?shí)用價(jià)值。目前已應(yīng)用于實(shí)驗(yàn)室的多路高壓數(shù)據(jù)采集監(jiān)控儀器上，工作穩(wěn)定可靠。