摘要：本文提出了一種計算方法簡單、計算量小、所需存儲量小的近場聚焦多波束形成的高速FPGA實(shí)現(xiàn)方法，用于成像聲納中高精度、高覆蓋、高波束數(shù)的多波束形成。本方法基于180陣元均勻半圓陣，通過陣元等效弦的轉(zhuǎn)動，僅采用6組加權(quán)系數(shù)矢量即可在90°范圍內(nèi)產(chǎn)生540個波束，使存儲量降低了兩個數(shù)量級，從而有效降低對硬件存儲資源的要求。該系統(tǒng)工作在270MHz，通過乒乓操作實(shí)現(xiàn)數(shù)據(jù)不間斷的輸入輸出，從而提高速度；通過多通道多系數(shù)復(fù)用乘法器和流水并行技術(shù)，僅采用24個乘法器完成了540個波束的實(shí)時產(chǎn)生，實(shí)現(xiàn)了8190倍復(fù)用。與傳統(tǒng)并行處理架構(gòu)相比，該方法提高了系統(tǒng)穩(wěn)定性和速度，并大大節(jié)約了FPGA硬件資源。

引言
由于成像系統(tǒng)具有通道數(shù)多、數(shù)據(jù)量大、計算復(fù)雜、實(shí)時成像的特點(diǎn)[1][2]，因此要求處理器在保證聲納的靈敏度的前提下具有高速、高精度、大存儲量和實(shí)時處理的能力[3]。與其他CPU、DSP處理器相比，F(xiàn)PGA具有無法比擬的系統(tǒng)級的用戶可編程特性以及強(qiáng)大的并行計算能力，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計。此外，F(xiàn)PGA具有非常高性能的I/O帶寬。大量的I/O引腳和多塊存儲器可讓系統(tǒng)在設(shè)計中獲得優(yōu)越的并行處理性能，適用于具有180通道信號輸入的成像聲納系統(tǒng)。利用FPGA可以實(shí)現(xiàn)成像聲納的實(shí)時信號處理[4-6]。

因?yàn)樾枰贔PGA中存儲大量的波束加權(quán)數(shù)據(jù)，所以芯片內(nèi)部Block RAM的數(shù)量是選擇芯片的一個重要因素。對工作速度和芯片本身的各種資源、成本等方面進(jìn)行權(quán)衡，選擇Virtex-6系列的vc6vlx130t來實(shí)現(xiàn)本系統(tǒng)。

1 近場聚焦多波束形成

成像聲納往往工作在近場，在近場范圍內(nèi)，聲波近似為球面波，指向性是距離的函數(shù)，所以必須作近場聚焦進(jìn)行校正[7-11]。本文采用所有波束都聚焦的方法，提前計算好聚焦在不同距離的補(bǔ)償相位并存儲在存儲器中，以供波束形成時調(diào)用。

圖1 近場聚集多波束形成示意圖

根據(jù)系統(tǒng)需要，焦面位置可以有多個，焦面位置的多少并不影響運(yùn)算速度，只是消耗的ROM資源稍多。為了降低存儲需求，應(yīng)在不降低性能的條件下盡可能減少聚焦面?zhèn)€數(shù)。本文中，在允許主瓣方向有0.001°誤差、旁瓣電平小于-14dB和主瓣寬度不大于1°的情況下需要7個聚焦面就能完成近場（r<18m）范圍的波束形成，聚焦距離從1米到18米（1米以內(nèi)為盲區(qū)，不考慮），焦面之間的距離不是均勻的，而是隨著聲源距離的增加而增加。

圖2 聚集波束形成的1#波束方向圖

以基陣所處位置為圓心，目標(biāo)所處位置用（距離，方位）來表示。假設(shè)聲源位于（1m，45°），選取不同聚焦面對波束形成的影響如圖5所示，其中藍(lán)線為理想情況下，采用與實(shí)際所處位置相同的聚焦距離（1.1m）進(jìn)行聚焦時的1#波束方向圖，其波束指向?yàn)?5°，主瓣寬度為0.9010°，旁瓣電平為-14.47dB。紅線為聲納系統(tǒng)實(shí)際工作情況下，按照上述8個聚焦面對實(shí)際距離進(jìn)行近似選取，采用1.05m聚焦時的1#波束方向圖。兩種情況下的波束方向圖吻合得很好，因此雖然只取了7個聚焦面做近場波束形成，但對波束形成的效果影響不大，卻可以大大提高系統(tǒng)資源的利用效率。

2 多波束形成的FPGA 實(shí)現(xiàn)

因?yàn)閿?shù)字多波束形成需要處理大量數(shù)據(jù)，且對處理速度有很高的要求，但計算結(jié)構(gòu)相對簡單，很適合利用FPGA實(shí)現(xiàn)多通道并行處理，同時兼顧速度和靈活性。

數(shù)字多波束形成（DBF）主要完成復(fù)數(shù)乘法和復(fù)數(shù)加法運(yùn)算，每路輸入信號為經(jīng)過下變頻后輸出的基帶I/Q 分量。采用91個陣元的單波束DBF要完成實(shí)數(shù)的364個乘法和363個加法運(yùn)算，而在FPGA里影響計算速度和資源消耗的主要是乘法器。若僅采用并行處理方法，產(chǎn)生540個波束需要540×91×4＝196560個乘法器，需要消耗大量的乘法器資源，在一片F(xiàn)PGA上實(shí)現(xiàn)不了。另一方面，單通道數(shù)據(jù)輸入波束形成器的速度為30KHz，而FPGA的芯片處理速度通常可達(dá)幾百兆，因此可以利用FPGA的高速性能，充分利用乘法器資源，通過時分復(fù)用乘法器（TDM）實(shí)現(xiàn)多通道數(shù)據(jù)多系數(shù)乘法運(yùn)算。采用90個波束91個系數(shù)共用一個乘法器，實(shí)現(xiàn)8190倍復(fù)用，產(chǎn)生540個波束所需乘法器的數(shù)量減少到24，如表1所示。

表1 資源利用率與速度關(guān)系

數(shù)字多波束形成分為6個模塊，每個模塊采用同一組加權(quán)系數(shù)產(chǎn)生90個波束，如圖3所示：

圖3 DBF整體功能框圖

Beam1-beam6模塊功能相同，唯一的區(qū)別是輸入加權(quán)矢量數(shù)據(jù)不同，因此以beam1模塊為例說明其FPGA實(shí)現(xiàn)過程。基于FPGA 的多波束形成器由存儲模塊、控制模塊、乘法累加模塊等幾部分實(shí)現(xiàn)，系統(tǒng)的組成結(jié)構(gòu)框圖如圖4所示。

圖4 波束形成FPGA實(shí)現(xiàn)功能模塊

2.1 存儲模塊
前端處理后的數(shù)據(jù)采用乒乓操作實(shí)現(xiàn)數(shù)據(jù)不間斷的寫入和輸出，實(shí)部數(shù)據(jù)和虛部數(shù)據(jù)使用獨(dú)立的雙端口RAM存儲，如圖4中所示實(shí)部RAM1和虛部RAM2。因?yàn)樾枰彌_的數(shù)據(jù)為180通道上的16 bit數(shù)據(jù), 所以乒乓RAM 的容量應(yīng)為所需要緩沖數(shù)據(jù)的2倍，即16×180×2×2 =11.25 Kbit。

乒乓RAM的讀順序比較特殊：為了加速和節(jié)約乘法器資源，用4個實(shí)數(shù)乘法器來實(shí)現(xiàn)90個波束91個系數(shù)的復(fù)用，所以讀時鐘是寫時鐘的90×91/180=45.5倍。讀順序如下：讀取0-99地址單元的信號數(shù)據(jù)用于產(chǎn)生1#波束，然后讀取1-100地址單元的信號數(shù)據(jù)用于產(chǎn)生7#波束，…，讀取88-187地址單元的信號數(shù)據(jù)用于產(chǎn)生529#波束，最后讀取89-188地址單元的信號數(shù)據(jù)用于產(chǎn)生535#波束。讀完這些數(shù)據(jù)之后正好下一時刻的信號數(shù)據(jù)已寫入180-359地址單元，此時在上述讀地址的基礎(chǔ)上加180后，讀取數(shù)據(jù)用于產(chǎn)生下一時刻的540個波束數(shù)據(jù)，依次循環(huán)往復(fù)。

片內(nèi)ROM存儲波束加權(quán)系數(shù)矢量，6個波束形成模塊使用各自的系數(shù)ROM。其讀時鐘與乒乓RAM相同，讀地址相對比較簡單，重復(fù)地址0-90，根據(jù)數(shù)據(jù)點(diǎn)位置 確定該調(diào)用哪個聚焦面的加權(quán)系數(shù)矢量。

2.2 控制模塊
控制模塊產(chǎn)生讀寫地址信號和控制信號，對乒乓RAM和系數(shù)ROM的讀寫地址的控制按照上文所述內(nèi)容設(shè)計；控制信號部分主要是產(chǎn)生控制運(yùn)算部分和存儲部分的運(yùn)行使能控制信號。

2.3 運(yùn)算模塊
信號數(shù)據(jù)與對應(yīng)的加權(quán)數(shù)據(jù)讀取出之后以270M的速率串行進(jìn)入乘法累加模塊。其中復(fù)數(shù)相乘是其中最重要的運(yùn)算操作。假設(shè)第 接收通道的信號表示為：

首先，1-91通道的數(shù)據(jù)串行進(jìn)入乘法累加器，進(jìn)行91次復(fù)乘和90次復(fù)加之后，得到一個包含實(shí)部和虛部的波束數(shù)據(jù)；之后，2-92通道的數(shù)據(jù)進(jìn)入乘法累加器，得到第二個波束數(shù)據(jù)。如此，形成90個波束，只需要一個復(fù)數(shù)乘法器，即4個實(shí)數(shù)乘法器。

圖5 乘法累加器IP核

乘法累加采用Xilinx的IP核實(shí)現(xiàn)，如圖5所示，其中各個參數(shù)的含義如表2所示。

表2 乘法累加IP核各參數(shù)含義

通過控制BYPASS信號來控制乘法累加過程：當(dāng)濾波后數(shù)據(jù)和加權(quán)系數(shù)有效時，使BYPASS維持一個周期的高電平后變?yōu)榈碗娖剑嫈?shù)100周期后再次變?yōu)楦唠娖剑_始下一個波束數(shù)據(jù)的計算，因此bypass的周期為1.35MHz。

圖6 波束形成模塊波形圖

如圖6所示，波束數(shù)據(jù)輸出速率為2.7MHz，對應(yīng)著單個波束輸出速率為30KHz，計算結(jié)果與MATLAB仿真結(jié)果一致。各個波束實(shí)部和虛部輸出后，通過乘法運(yùn)算得到波束的模平方。

3 驗(yàn)證結(jié)果

信號從基陣90°方向射向基元，1#基元至180#基元接收到信號，通過基元與波束點(diǎn)的延遲，得到各基元處的信號。180個基元的信號同時采集，一個周期采集4個點(diǎn)，采集到的數(shù)據(jù)作為標(biāo)準(zhǔn)信號源。系統(tǒng)設(shè)計時，將標(biāo)準(zhǔn)信號源數(shù)據(jù)存在信號處理單元。系統(tǒng)運(yùn)行過程中，如果信號處理單元接收到使用標(biāo)準(zhǔn)信號源的命令，就讀出標(biāo)準(zhǔn)信號源數(shù)據(jù)進(jìn)行濾波抽取和多波束形成運(yùn)算。將系統(tǒng)的波束輸出結(jié)果與MATLAB仿真結(jié)果對比，可檢測系統(tǒng)是否工作正常。

圖7 Chipscope驗(yàn)證標(biāo)準(zhǔn)信號源測試

圖7所示為Chipcsope采集到的采用標(biāo)準(zhǔn)信號源測試時某個時刻的540個波束的波束值，具有良好的指向性。

圖8 標(biāo)準(zhǔn)信號源測試圖像

圖8所示為實(shí)際系統(tǒng)采用標(biāo)準(zhǔn)信號源測試，將波束數(shù)據(jù)通過千兆網(wǎng)上傳至PC機(jī)得到的顯示圖像，為90°方向上的一條亮條紋。

圖9 FPGA資源利用率

本文提出的改進(jìn)算法只需要6組加權(quán)系數(shù)矢量即可產(chǎn)生540個波束，有效降低了對存儲資源的要求。通過乒乓操作實(shí)現(xiàn)了不間斷的數(shù)據(jù)輸入輸出，以及流水并行處理，能夠?qū)崿F(xiàn)實(shí)時處理。通過多通道多系數(shù)復(fù)用技術(shù)，將乘法器資源使用量降低到24個，大大節(jié)省了FPGA的硬件資源。數(shù)字多波束形成所使用的FPGA資源如圖9所示，其僅僅使用了整個芯片資源的一小部分，為成像聲納系統(tǒng)其余模塊的實(shí)現(xiàn)提供了很大的空間。

結(jié)語
本文提出一種利用FPGA實(shí)現(xiàn)高速多通道的多波束形成方法。通過乒乓操作、流水并行處理提高速度；通過多通道多系數(shù)復(fù)用乘法器和模塊復(fù)用技術(shù)，僅采用24個乘法器完成180通道數(shù)據(jù)的540個波束實(shí)時產(chǎn)生，有效降低了FPGA資源利用量，適用于工程上實(shí)現(xiàn)多波束形成系統(tǒng)。