自電子交易問世以來，對速度的追逐無止境，時刻要求搭建速度最快、最智能的交易平臺。智能和高速就意味著金錢。能夠率先發(fā)現(xiàn)交易機會并在其上完成交易的交易平臺將占上風。響應時間已經(jīng)從“秒”一路降低到“毫秒”、“微秒”。要實現(xiàn)微秒和亞微秒響應時間，憑借傳統(tǒng)的軟件架構(gòu)或簡單的硬件架構(gòu)幾無可能，正是這一事實促使在超低時延系統(tǒng)中引入 FPGA 技術。但是，F(xiàn)PGA 編程要求使用 HDL機器語言開發(fā)交易策略并將現(xiàn)有交易策略（主要用 C 語言和 C++ 語言編寫）移植到 HDL 機器語言中。這與使用標準的 C 和 C++ 編程在技能上有根本的不同，同時需要增加人員、工具和時間。

有現(xiàn)成的 C-to-HDL 編輯器工具可用，可將現(xiàn)有的 C 代碼移植到硬件描述語言 (HDL)，比用 HDL 從頭開發(fā)代碼速度快。但是，負責移植代碼工作的人員必須熟悉硬件編程，或者必須遵循具體指南，才能生成可接受的代碼。即便這樣，生成的代碼仍然可能會比用 HDL 直接開發(fā)的代碼晦澀低效。

為了降低在 FPGA 以太網(wǎng)卡上直接開發(fā) HDL 代碼所帶來的風險，同時節(jié)省開發(fā)時間，AdvancedIO 公司率先嘗試將 FPGA 框架用于 10G 以太網(wǎng) (10GE) 通信。我們的expressXG 開發(fā)框架工具套件為保證金融業(yè)務的快速部署提供了必要的基礎設施， 可無縫移植到最新一代FPGA 卡上。該工具套件可集成并優(yōu)化應用開發(fā)所需的所有必要的核心功能，能夠最大程度地降低第三方許可成本，讓開發(fā)周期縮短數(shù)月。開發(fā)團隊可隨后將 C-to-HDL 編譯器工具集成在框架中，從而為開發(fā)應用的不同部分提供多重選擇。

實際上兩種方法都在項目中有一席之地。在優(yōu)先考慮效率和代碼緊湊度，或組件在多個項目中使用的情況下，最好使用 expressXG 框架直接開發(fā) HDL 組件。如果著重考慮產(chǎn)品上市時間和定制化，或者要求以 C 語言編寫代碼的情況下，最好使用 C-to-HDL編譯器。這種方法可以克服眾多金融從業(yè)人員對 FPGA 的畏懼，同時不會影響性能。

算法交易概覽
說到證券、衍生品、期貨及其它金融工具的交易，總會讓人聯(lián)想起塞滿幾百人，叫嚷聲此起彼伏的交易大廳。人們或漫無目的地轉(zhuǎn)悠，或緊盯計算機屏幕。現(xiàn)實是，當今美國有 70% 以上的交易是由運行在計算機服務器上的算法完成的。在金融業(yè)，速度就是一切。哪家公司能夠率先發(fā)現(xiàn)機遇并把握機遇，就能夠贏得豐厚的利潤。對某些交易策略而言，率先進入隊列就能贏得交易。這也就毫不奇怪眾多公司竭盡所能地確保自身相對競爭對手的優(yōu)勢，哪怕是僅僅 1 微秒。

在算法交易系統(tǒng) (ATS) 中，由運行在高性能計算機上的算法處理交易，制定決策。這種系統(tǒng)運用多種技術來最大程度的降低時延，贏得競爭優(yōu)勢。具體包括與各個交易所共址、使用最短路徑網(wǎng)絡，以及使用 10G E 來降低時延這一日益風靡的做法。為在競爭中贏得優(yōu)勢，主要的交易公司同時采用上述所有技術。

證券市場上的交易僅限于經(jīng)紀人-交易員和屬于交易所成員的市場莊家機構(gòu)之間。部分這類機構(gòu)為其他交易公司提供服務，使他們能夠通過他們的帳戶使用“電子式專屬線路下單(DMA)”給交易所下訂單。提供“電子式專屬線路下單”的機構(gòu)必須建立交易前風險控制制度，以限制財務風險，滿足合規(guī)性要求。因此，他們必須采用配備有軟件的服務器，檢查所有經(jīng)手他們的賬戶的交易。這種檢查必須以線速進行，因為任何延遲都會讓他們及其客戶處于不利境地。現(xiàn)有的基于軟件的交易前風險管理平臺需要數(shù)十微秒才能完成金融交易上要求的策略檢查。很明顯這對當今的交易員來說速度不能滿足要求。

圖 1 顯示了簡化交易系統(tǒng)的各個組件。實際上，ATS 可以更多的組件，比如用于執(zhí)行更復雜算法的服務器或計算云，這里我們不作討論。交易系統(tǒng)可以直接連接到交易所，也可以通過一個或多個交易所接口服務器、電子通信網(wǎng)絡或其它方式連接到交易所。另外，對穩(wěn)健可靠的交易基礎設施而言，防火墻和入侵檢測系統(tǒng)也是關鍵的組件。

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基于軟件的解決方案的局限性
ATS 必須能夠接收多種市場饋入，解碼使用的不同協(xié)議（如 FIXFAST、ITCH 和 OUCH 等多種名字各異的協(xié)議），過濾需要的交易代碼并將其發(fā)送到預定義的“籃子”中，供交易算法 (TA) 分析。一旦交易算法判定必須執(zhí)行某項交易， 就向訂單管理系統(tǒng)(OMS) 發(fā)出交易請求，由訂單管理系統(tǒng)與交易所接口服務器或交易所本身通信，下訂單、接收交易確認。ATS服務器還能用極其精確的時戳給輸入的數(shù)據(jù)加戳，然后將數(shù)據(jù)送去存檔。加蓋時戳和市場數(shù)據(jù)采集既可在同一服務器（讓數(shù)據(jù)經(jīng)內(nèi)部網(wǎng)絡進入數(shù)據(jù)服務器）完成，也可兩個獨立的服務器上執(zhí)行。

ATS 能夠以超過 6Gbps 的總突發(fā)數(shù)據(jù)速率從多個交易所接收數(shù)據(jù)。近期納斯達克 (Nasdaq) 宣稱已準備為自己的數(shù)據(jù)中心客戶提供 40Gbps 的連接，正等待監(jiān)管部門的批準。數(shù)據(jù)速率的快速攀升給系統(tǒng)處理器帶來了巨大壓力，同時也從重要的交易數(shù)據(jù)分析和決策任務上分散了處理能力。根據(jù)使用商用 10GE 網(wǎng)絡接口卡對文件服務器測試的結(jié)果可以看出，在通過服務器自身的本地堆棧進行 TCP 傳輸時，僅處理 IP 協(xié)議就幾乎完全占用了2.2GHz 的處理器，且實現(xiàn)的數(shù)據(jù)速率不足 5Gbps。為應對這種困局，出現(xiàn)了一種使用一個稱為 TCP 卸載引擎(TOE) 的硬件為網(wǎng)絡協(xié)議棧提速的方法。該方法能在一定程度上改善響應時間。

即便在網(wǎng)卡上采用了 TOE，到達主處理器的數(shù)據(jù)量仍然相當龐大，足以導致不可接受的延遲。為降低時延，有必要先在網(wǎng)卡上過濾相關數(shù)據(jù)，然后再傳輸給主系統(tǒng)處理器。雖然所有的工作負荷都在 FPGA 層面完成，但響應時間明顯加快。另外 FPGA 可提供與負荷水平無關的相同響應時間。這對常規(guī)的處理器是無法實現(xiàn)的。在處理器輕載時，響應時間可以預測，但在重載時，響應時間會延長，直至無法預測。

目前處理器和以太網(wǎng)卡之間通過PCI Express? 總線來通信。理論上 8信道的 PCI Express Gen 2 總線能提供4Gbps 的峰值吞吐量。但 PCI Express受器件驅(qū)動程序和操作系統(tǒng)中斷處理內(nèi)在的時延的牽制。避免通過 PCI Express 總線與主機處理器相連，在網(wǎng)卡上執(zhí)行金融計算，有著明顯優(yōu)勢。

FPGA 技術是金融應用的理想選擇，因為它能夠?qū)崟r處理海量數(shù)據(jù)，且時延低、一致性好。簡言之，F(xiàn)PGA 能夠提供并行處理能力，這是通用處理器無法匹敵的。由于 FPGA 能夠給交易系統(tǒng)帶來更強勁的性能和極快的速度，設計人員都在努力將盡可能多的功能（比如與交易所通信的 OMS 和部分算法）集成到 FPGA 中，以降低響應時間。圖 2 對基于 FPGA 和 CPU 的系統(tǒng)的響應時間進行了比較。FPGA 不僅速度明顯提高，而且性能隨負荷的增加保持穩(wěn)定，相比之下基于 CPU 的解決方案響應時間隨負荷增大明顯延長。

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FPGA 技術的優(yōu)勢
FPGA 技術能夠提供最佳解決方案，輕松應對高帶寬、實時、高計算強度金融交易應用所面臨的各種難題，這是其他技術無法匹敵的。由 FPGA 在以太網(wǎng)卡上執(zhí)行交易的解決方案具有多重優(yōu)勢：
? 在貼近網(wǎng)絡物理接口的 FPGA 上執(zhí)行交易可避免主機總線、主機處理器和操作系統(tǒng)帶來的時延。這樣可以顯著改善交易的響應時間。
? FPGA 提供線速性能，能夠瞬時執(zhí)行算法中用于發(fā)現(xiàn)并把握交易機會的部分，不給他人察覺機遇的機會。
? FPGA 在運行過程中可重新編程，便于修改參數(shù)、更新算法，保持領先于競爭對手。
? FPGA 特別擅長并行處理，能夠同時執(zhí)行多個交易。

超低時延金融應用難以實現(xiàn)的原因在于它們必須在極高帶寬下以線速運行，必須執(zhí)行復雜的算法。要實現(xiàn)卓越的高性能，必須針對應用設計專門的架構(gòu)。這就必須考慮如何在高計算強度的算法和滿足交易的極快響應速度要求之間進行取舍，實現(xiàn)最佳平衡。設計人員必須想盡一切辦法消除瓶頸，最大限度地降低通信時延和處理時延。為避免與主機系統(tǒng)總線有關的時延，應選用功能強大的 FPGA 來實現(xiàn)交易算法的關鍵部分，同時匹配大量的 SRAM 和 SDRAM 存儲器端口和低時延通信端口。

與為單核或多核處理器開發(fā)軟件相比， 使用線程的硬件模塊編程FPGA 一般情況下工作量更大，而且要求具備專業(yè)技能。另外，還需要投入大量精力和資金學習實現(xiàn) FPGA 解決方案的有案可循和無案可循的微妙之處，尤其對極高速解決方案而言更是如此。這些特點可能會增大 FPGA的認知風險，延長設計時間，導致部分項目經(jīng)理和開發(fā)團隊趨利避害，轉(zhuǎn)而尋求次優(yōu)的軟件實現(xiàn)方案。另外現(xiàn)有的交易算法幾乎都是清一色用 C 和C++ 編寫，將它們移植到 HDL 代碼中不是一件能一蹴而就的小事。