在上一章HLS的端口綜合里有提及，HLS綜合后的端口分為2中類(lèi)型：BlockLevel和Port Level Interface。其中Port level是我們需要重點(diǎn)關(guān)注的，它又可以細(xì)分為4中類(lèi)型：

A. AXI4-Interface：支持Stream，Lite，F(xiàn)ull共3中類(lèi)型
B. NO I/O協(xié)議：無(wú)端口協(xié)議
C. Wire Handshakes：握手協(xié)議
D. Memory Interface：內(nèi)存訪問(wèn)型的端口協(xié)議

接下來(lái)的幾章，我們重點(diǎn)介紹下AXI接口類(lèi)型如何在HLS中實(shí)現(xiàn)，首先看Lite端口：

AXI-Lite端口的實(shí)現(xiàn)

使用Vivado HLS的AXI-Lite端口，可以實(shí)現(xiàn)：
把多個(gè)port打包到一組AXI-Lite總線空間內(nèi)
輸出相應(yīng)的驅(qū)動(dòng)c driver

下面看一個(gè)例子：

#pragma HLSINTERFACE s_axilite port=a/b/c bundle=BUS_A
的意思是把端口a，b，和c都打包到axi-lite端口里面，總線的名字叫做BUS_A，它等效為s_axilite & ap_none

#pragma HLSINTERFACE s_axilite port=return bundle=BUS_A
的意思是把函數(shù)的控制端口，也即Block Level Interface也打包進(jìn)AXI-Lite

#pragma HLS INTERFACE ap_vld port=b
的意思是b端口在axi寄存器操作的時(shí)候，也需要遵循一定的協(xié)議。具體是b會(huì)有3個(gè)register與之相對(duì)應(yīng)，一個(gè)register用來(lái)讀數(shù)據(jù)，一個(gè)寄存器用來(lái)表明數(shù)據(jù)有效可讀，一個(gè)register告訴master數(shù)據(jù)已經(jīng)被讀取，master可以寫(xiě)入下一個(gè)數(shù)據(jù)。

#pragma HLS INTERFACE s_axilite port=c bundle=BUS_A offset=0x0400
中offset的意思是端口C的地址在axi-lite端口中的地址偏移

有時(shí)候，還可以對(duì)c做如下約束：
#pragma HLS INTERFACE s_axilite port=c register bundle=BUS_A
register的意思是，c的輸出會(huì)被寄存輸出，并且輸入會(huì)在模塊啟動(dòng)的第一個(gè)clock cycle被讀取，它等效為s_axilite & ap_ovld