現在CMOS傳感器的分辨率越來越大，對應的，對數據傳輸接口的要求也越來越高。根據熊貓君有限的實現和調試經驗，基本上遇到了：

①多通道HiSPi接口：主要是Aptina（現已經被安森美收購），常用的有1080P60的AR0331（3.1M），3664×2748P15的MT9J003，3984×2712P80（開窗輸出最高可達1200fps）的AR1011等；

②多通道LVDS接口：主要有索尼系列和德國viimagic系列等，至少熊貓君用過的IMX172/IMX122/IMX185/IMX236和VII9222等都是LVDS輸出；

③MIPI接口：多用于手機，一些監控用的CMOS如Sony IMX185、OV14810等也帶；

④CCIR656：一般低分辨率的會帶CCIR656接口，也有一些廠家的高分攝像頭也帶，比如OV14810；

⑤并行接口：較早設計的CMOS許多都是直接并口輸出，比如Aptina的MT9M031、MT9J003都帶有并口輸出；

熊貓君在這里想討論的是前三種接口的實現，它們是業界應用最廣泛而且對FPGA資源有著共性要求。

無論是HiSPi、LVDS還是MIPI，其核心思想就是要實現將高速串行信號恢復成并行數據。這將會用到Xilinx FPGA IOB上的一個重要的資源——ISERDES。

實現串行信號的并行化，光有ISERDES還不行，還需要用到IO BANK上的延時模塊IDELAYCTRL和IOB上的IODELAYE以及相關的相位訓練算法。

1 Xilinx的IO資源

本節對用到的IO資源作簡要的介紹。

1.1 IDELAYCTRL資源
在電壓、溫度等因素變化時，可能會影響到系統的時序，此時IDELAYCTRL模塊就可以連續補償時鐘域內所有個體的delay taps (IDELAY/ODELAY)。如果使用了IOB上的IDELAY或ODELAY資源，那么就必須使用IDELAYCTRL資源。請注意，整個IO BANK里面只有一個IDELAYCTRL。

IDELAYCTRL很重要的一個輸入項就是參考時鐘REFCLK，補償時鐘域內所有模塊的時序參考，這個時鐘必須由BUFG或BUFH驅動。REFCLK必須保證在FIDELAYCTRL_REF+IDELAYCTRL_REF_PRECISION（MHz）ppm才能保證IDELAY/ODELAY的延時分辨率：
（TIDELAYRESOLUTION=1/(32 x 2 x FREF））

1.2 IDELAYE2邏輯
IDELAYE2邏輯是一個31抽頭的循環延時補償模塊，對輸入的信號進行指定分辨率的延時，FPGA可以直接訪問。Tap延時分辨率由IDELAYCTRL的參考時鐘提供持續補償。圖（1）是IDELAYE2接口示意圖，表（1）是對這些接口的描述，表（2）是對邏輯參數的描述。

圖（1）IDELAYE2接口示意圖。

表（1）IDELAYE2接口描述

以下以VAR_LOAD模式為例說明延時的時序動作，如圖（2）所示。

圖（2）延時時序動作模型
? Clock Event 0：
在LD有效前，CNTVALUEOUT輸出為未知值；
? Clock Event 1：
在C的上升沿采樣到LD有效，此時DATAOUT延時CNTVALUEIN指定的延時Taps，改變tap Setting到Tap2，CNTVALUEOUT更新到新的Tap值；
? Clock Event 2：
INC和CE有效，此時指定了增量操作，Tap值加1，DATAOUT輸出從Tap2更新到Tap3，CNTVALUEOUT更新到新的Tap值；
? Clock Event 3
LD有效，DATAOUT輸出延時更新到Tap10，CNTVALUEOUT更新到新的Tap值。

1.3 ISERDESE2邏輯
輸入串轉并邏輯可以看做是OSERDESE2的逆過程，在SDR模式下可支持2-、3-、4-、5-、6-和7-的串并轉換，在DDR模式下可支持2-、4-、6-、8-的串并轉換，級聯DDR模式下還可擴展到10-和14-。每一個ISERDESE2包括：
? 專門的串并轉換器；
? Bitslip子模塊用于源同步接口；
? 專用的可支持strobe-based的存儲接口。

圖（3）是ISERDESE2的結構示意圖。表（3）是ISERDESE2接口描述，表（4）示ISERDESE2的參數描述。

圖（3）ISERDESE2結構示意圖

表（3） ISERDESE2

表（4）ISERDESE2的參數描述

（1） 時鐘方案
CLK和CLK_DIV必須是嚴格對齊的時鐘，雖然允許使用BUFIO/BUFR，但任然有可能存在相位問題。圖（5）時采用BUFIO/BUFR的方案。

圖（5）采用BUFIO/BUFR的時鐘方案