雙擊上圖的藍色區域，打開ip核定制界面。在Basic板塊的Memory Type選項設置成Simple dual portram,然后在port A options 的port A width 設置成48bit,depth設置成76800.“enable port type”設置成 always enabled。在port B options 的port B width 設置成12bit,此時dept會自動設置成307200.同樣，“enable port type”設置成 always enabled。

那么，讀者朋友們會注意到剛才port A 的端口位寬是48bit。我們知道，要進行vga顯示，zedboard的VGA部分R，G，B每個通道都是4bit，顯示一個像素需要12bit。因此，我們存儲一個像素采用的位寬也是12bit，一共存儲的像素數量為640x480 = 307200個像素。既然這樣，那為什么存進RAM的位寬不是12bit呢？這是因為，ip核的寫入端深度允許的范圍只有2-130172，而讀端口就沒有這種限制，為了存儲一幀圖像，存儲的位寬就需要增加。我們需要另寫一個像素整合存儲到ram的機制，使連續的四個像素在存儲之前先整合成一個12x4bit的變量。

OV7725的采集模塊代碼如下：

3.VGA顯示的實現

本實例中實現的VGA模塊頂視圖如圖所示：

VGA部分除了產生VGA信號，將像素信號接到VGA的RGB三通道以外，還有一個比較重要的功能，就是產生讀frame buffer的地址信號frame_addr。

利用vga的列計數器和行計數器，可以輕松產生frame_addr：當行計數器范圍在0-479，列計數器范圍在0-639時，每來一個vga時鐘信號，地址值加1。當行計數值等于480時，地址值清零。產生frame_addr的關鍵代碼如下：

4.具體實現步驟：

(1)啟動Vivado2013.3，在工作目錄（例如D：xuped）下創建新工程Cam_OV7725_ImageShow.
(2)選擇RTL Project, target language選擇verilog, part orboard部分選擇xc7z020clg484-3,完成工程的創建
（3）添加verilog文件：在vivado主頁面左邊的project manager一欄，點擊Add Sources,,勾選Add Existing Block Design Source,選擇Add Files，添加/verilog_files文件夾下的所有v文件。記住勾選“Copy source into project”,如圖所示：

添加幀緩存ip核：點擊IP Catalog，在search欄輸入block mem,添加Block Memory Generator ip核，按照以下3圖設置ip參數：

（4）添加時鐘ip核：在IP Catalog中的search欄輸入clock,選取clocking wizard ip核,雙擊進入配置界面。元件名字改為clk_gen,在output clocks板塊增加兩個時鐘輸出：50MHz與25MHz，并勾去下方的reset與locked。如圖所示：

（4）添加引腳配置文件：再一次點擊Add Sources,,勾選Add or Create Constraints，選擇Add Files，添加/constraints文件夾下的zed.xdc文件。

（5）保存，點擊Generate Bitstream，綜合、實現，生成bit文件。

系統調試及板級驗證

將OV7725模塊連接到Pmod轉接板，轉接板連上Zedboard的JA，JB口，上電，然后下載bit文件。可以看到紅色的LED[0]亮起，說明寄存器配置完畢，也可以按下BTNU按鍵再次進行寄存器配置。通過VGA顯示器，可以看到OV7725采集到的圖像，如圖所示。