（b）單端輸入端接電阻

? ? ? ? 由上圖可知，一些單端IO接口也需要輸入端接電阻來匹配信號的完整性，例如HSTL，SSTL。SSTL電平通常應(yīng)用在DDR SRAM中，例如SSTL18應(yīng)用在DDR2，SSTL15_II應(yīng)用在DDR3中。詳見下圖所示。

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通過UCF文件進行約束，是否使用單端輸入端接電阻，語法規(guī)則如下：

NET IN_TERM = ;

（c）輸出端接電阻

? ? ? ? 由上圖可知，輸出端（也稱為源端）也可以配置輸出端接電阻，以減少信號的反射，應(yīng)用在高速單端信號場合，例如FPGA輸出驅(qū)動DDR3芯片。輸出端接電阻也是optional可選項，常見阻值R為none，25Ω，50Ω，75Ω。通過UCF文件進行約束，是否使用單端輸出端接電阻，語法規(guī)則如下：

NET OUT_TERM = ;

說明：由上圖可知，F(xiàn)PGA作為輸出端，其端接電阻可以通過內(nèi)置端接電阻配置完成，但如果DDR SRAM作為后一級的輸入端，該芯片沒有片上端接電阻，故需要外接50Ω的輸入匹配電阻。

1.2 設(shè)置IO接口屬性

??? 常見IO接口屬性包括：電平標(biāo)準(zhǔn)，輸出壓擺率，輸出驅(qū)動能力，上/下拉。詳細設(shè)置參考下文。

2 ?常見IO接口標(biāo)準(zhǔn)&應(yīng)用

? ? ? ? 當(dāng)今大廠家會基于其IO接口的總線應(yīng)用場合提出新的IO接口標(biāo)準(zhǔn)，隨后被其他廠家所使用。每一種IO接口標(biāo)準(zhǔn)均有其特有的電壓、電流、輸入輸出緩沖和端接匹配技術(shù)要求。Xilinx User Guide詳細列出了常見的各種IO接口的種類，定義及應(yīng)用場合，詳見下文。

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3 ? 高速IO接口應(yīng)用舉例

? ? ? ? 基于FPGA的高速IO接口應(yīng)用的常見例子有兩種，詳見下文。

? ? ? ? 第一種：?采用SSTL15_II接口標(biāo)準(zhǔn)，應(yīng)用于DDR3 SRAM，屬于single-end IO standard；

? ? ? ? 第二種：采用LVDS33/25接口標(biāo)準(zhǔn)，應(yīng)用于IOSERDES的高速串行通信，屬于differential ?IO standard；

3.1 ?DDR3 SRAM接口驅(qū)動

? ? ? ? FPGA驅(qū)動DDR3 SRAM芯片時，F(xiàn)PGA作為輸出源端，SRAM芯片作為終端，故FPGA需要配置output driver 的相關(guān)屬性參數(shù)attributes。SRAM作為input receiver，需要進行端接電阻匹配，由于沒有內(nèi)置片上端接電阻，故需要在SRAM輸入管腳外接匹配電阻，由于數(shù)據(jù)端口是雙向端口，故輸入端是高阻狀態(tài)，無需匹配。而地址總線接口和差分時鐘輸入接口需要匹配對應(yīng)阻值的電阻。

（a）FPGA輸出端IO Standard在UCF文件中參數(shù)配置如下：

NET ?"mcb3_dram_dq[*]" ? ? ?IOSTANDARD ?= ? SSTL15_II ? | ? ?IN_TERM = NONE ? |? ?OUT_TERM = UNTUNED_50;

壓擺率和上下拉采用默認參數(shù)，SLOW slew rate， 12mA ?output drive。

（b）SRAM輸入端IO standard，地址管腳和數(shù)據(jù)管腳盡可能均勻分配在某一個或多個Bank中。

地址總線輸入端（單端接口）需匹配50Ω端接電阻，差分時鐘輸入端（差分接口）需要匹配100Ω的端接電阻，見下圖所示。

? ? ? ? ? ? ? ? ? ? ? ? 地址總線輸入接口 ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ?差分時鐘輸入接口

說明：1. ?SRAM輸入管腳的端接電阻盡可能靠近管腳，以保證信號的完整性；

? ? ? ? ? ? ?2. ?每一組bank均有獨立的Vcco和Vref，便于配置variable IO standard；

? ? ? ? ? ? ?3. 為減少SSO（simultaneous switching output）的大量輸出管腳電平同一方向切換的干擾，可以增加virtual ? ? ? ? ? ? ? ? ? ? ? ? ?

? ? ? ? ? ? ? ? ?VCC/GND pins，即將該bank未用到的管腳在FPGA程序中設(shè)置為GND或VCC；

3.2?? LVDS差分IO接口驅(qū)動

? ? ? ? LVDS：低壓差差分信號，每位數(shù)據(jù)需要一對差分信號線，相較于單端接口，差分接口可以抑制共模噪聲，電壓擺幅約350mV，因此信號傳輸功耗較低。LVDS接口傳輸速率上限可達3.125Gbit/s，如果配合相應(yīng)的編碼規(guī)則（如8b/10b）和使用SERDES技術(shù)，可以保證常用高速信號通信。

? ? ? ? 差分信號輸入端需要端接匹配電阻，如果輸入端為FPGA管腳，可以通過配置，使能其內(nèi)置端接電阻，阻值默認為100Ω。UCF配置LVDS接口如下：

說明：1. ?壓擺率越快，電平轉(zhuǎn)換時間越短，時間性能越優(yōu)；

? ? ? ? ? ? ?2. ?Spartan6 FPGA所有Bank均支持LVDS差分輸入，但只有Bank0和Bank2支持LVDS差分輸出；　　

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