【摘　要】　介紹了在VXI總線儀器構(gòu)成的導(dǎo)彈測(cè)試系統(tǒng)中，利用ISP器件使接口電路設(shè)計(jì)簡(jiǎn)化，并用VHDL語(yǔ)言實(shí)現(xiàn)了ISP器件的內(nèi)部邏輯，給出了設(shè)計(jì)的方法及部分VHDL源代碼。
??? 關(guān)鍵詞：ISP器件，接口電路，VHDL，VXI總線

1　引　言

　　隨著電子技術(shù)的飛速發(fā)展，ISP（In－SystemProgrammability）的出現(xiàn)代表著新一代PLD的方向，它消除了傳統(tǒng)PLD的某些限制和弊病，提高了器件及板級(jí)的可測(cè)試性和系統(tǒng)的可靠性，提供了現(xiàn)場(chǎng)系統(tǒng)重構(gòu)或現(xiàn)場(chǎng)系統(tǒng)用戶化的可能性，使遙控現(xiàn)場(chǎng)升級(jí)及維護(hù)成為可能。基于此，采用ISP器件設(shè)計(jì)VXI接口電路是比較理想的選擇。在本電路中我們選用了Lattice公司的ISPLSI1032。ISPLSI1032的結(jié)構(gòu)主要包括：
　　（1）全局布線區(qū)（GlobalRouting Pool）。該區(qū)位于芯片中央，它將所有片內(nèi)邏輯聯(lián)系在一起，它的各輸入、輸出之間的延遲是恒定和可預(yù)知的。
　　（2）萬(wàn)能邏輯模塊（Generic Logic Block，GLB）。萬(wàn)能邏輯模塊是該器件的基本邏輯單元，它由邏輯陣列、乘積項(xiàng)共享陣列、輸出邏輯宏單元和控制邏輯組成。乘積項(xiàng)共享陣列將乘積項(xiàng)分配給或門，通過(guò)一個(gè)可編程的與／或／異或陣列的輸出來(lái)控制該單元中的觸發(fā)器，使乘積項(xiàng)共享比較靈活。每個(gè)輸出邏輯宏單元有專用的觸發(fā)器，每個(gè)觸發(fā)器與其它可組態(tài)電路的連接類似GAL（Generic Array Logic）的OLMC（Output Logic Macro Cell），可以被組態(tài)為組合輸出或寄存器輸出。
??? （3）輸出布線區(qū)（Output Routing Pool）。輸出布線區(qū)是介于GLB（Generic Logic Block）和IOC（Input Output Cell）之間的可編程互連陣列，通過(guò)對(duì)該區(qū)的編程可以將任一個(gè)GLB輸出靈活地送到I／O的某一個(gè)端口。
　　（4）輸入輸出單元（InputOutputCell）。該區(qū)引導(dǎo)輸入、輸出或雙向信號(hào)與具體的I／O引腳相連接，形成輸入、輸出、三態(tài)輸出的I／O口。
　　（5）巨塊（Megblock）。巨塊是GLB及其對(duì)應(yīng)的ORP（Output Routing Pool）、IOC的總稱。ISPLSI1032中有兩個(gè)巨塊，分布在全局布線區(qū)的兩側(cè)。每個(gè)巨塊包含GLB、I／O口和專用輸入端，專用輸入端不經(jīng)鎖存器，直接輸入在軟件分配下供本巨塊內(nèi)的GLB使用。
　　外部信號(hào)通過(guò)I／O單元引導(dǎo)全局布線區(qū)，以完成任意I／O端到任意GLB的互連、任意GLB間互連以及各輸入I／O信號(hào)到輸出布線區(qū)的連接。器件的所有功能均可由一個(gè)GLB或多個(gè)GLB級(jí)聯(lián)完成。

2　測(cè)試系統(tǒng)對(duì)接口電路的功能要求

　　接口電路是VXI系統(tǒng)資源到被測(cè)對(duì)象的信號(hào)通路，其作用在于控制信號(hào)的分配、轉(zhuǎn)接和調(diào)理。主要功能包括：連接來(lái)自VXI模塊的信號(hào)送往被測(cè)對(duì)象的電纜；部分VXI資源直接輸出的通路轉(zhuǎn)換和選擇；對(duì)部分信號(hào)的預(yù)處理。3　VXI接口電路對(duì)ISP器件的要求VXI接口電路要求接口芯片嚴(yán)格遵守VXI總線的電子技術(shù)規(guī)范以及電磁兼容性規(guī)范等。它對(duì)ISP器件有以下具體要求：
　　（1）專用輸入和I／O引腳能夠監(jiān)測(cè)并防止低于－1．5V電壓的出現(xiàn)。
　　（2）每個(gè)I／O單元可獨(dú)立編程為組合輸入、寄存器輸入、鎖存輸入、輸出或帶有三態(tài)控制的雙向I／O引腳。
　　（3）接收邏輯高電平門限在2．0V以上，低電平門限在0．8V以下。
　　Lattice公司的ISPLSI1032器件是當(dāng)今世界上速度較快、密度范圍較廣的器件，它的系統(tǒng)速度可達(dá)180MHz，可以相當(dāng)于43750個(gè)PLD門。它具有最大的靈活性，硬件可以重新組態(tài)。它完全符合VXI總線的規(guī)范，可以滿足VXI對(duì)接口器件的要求。

4　VXI接口電路的硬件連接

??? 本文設(shè)計(jì)的接口電路原理如圖1所示。

　　在本電路中，ISPLSI1032主要完成地址譯碼、數(shù)據(jù)鎖存及讀寫控制。邏輯地址選擇通過(guò)8位的撥碼開(kāi)關(guān)來(lái)完成。圖中標(biāo)明的A／D、D／A、數(shù)字I／O信號(hào)分別通過(guò)信號(hào)分配電路與相應(yīng)的VXI模塊相連。圖中數(shù)據(jù)線和地址線使用了工控機(jī)的數(shù)字I／O。來(lái)自導(dǎo)彈的不同組合的被測(cè)信號(hào)中數(shù)字信號(hào)、模擬信號(hào)以及所需D／A通道數(shù)各不相同，繼電器實(shí)現(xiàn)了A／D、D／A和數(shù)字通道的轉(zhuǎn)換。繼電器驅(qū)動(dòng)電路采用了MC1413，該芯片集成了繼電器所需的所有外圍電路。由于部分信號(hào)超出了A／D模塊所能承受的最大電壓（±19V），所以，對(duì)圖中部分A／D通道進(jìn)行四分之一分壓，并且有部分信號(hào)較小，我們把A／D中的部分通道接入程控放大器，通過(guò)ISPLSI1032內(nèi)部構(gòu)造的寄存器對(duì)其放大倍數(shù)進(jìn)行控制。需要放大或衰減的信號(hào)分別接入上述通道。

5　VXI接口電路的設(shè)計(jì)流程

??? 設(shè)計(jì)VXI接口電路的流程如圖2所示。

　　下面對(duì)各步進(jìn)行簡(jiǎn)單的說(shuō)明：
　　（1）行為分析。對(duì)設(shè)計(jì)要求進(jìn)行分析，明確設(shè)計(jì)系統(tǒng)所需完成的邏輯功能及其性能指標(biāo)，畫出系統(tǒng)簡(jiǎn)易框圖，標(biāo)明輸入信號(hào)、輸出信號(hào)及其必要的指標(biāo)要求。
　　（2）結(jié)構(gòu)設(shè)計(jì)。對(duì)系統(tǒng)需求進(jìn)行仔細(xì)分析，確定優(yōu)化方案，畫出系統(tǒng)流程圖，給出用硬件描述語(yǔ)言描述的系統(tǒng)算法，必要時(shí)給出系統(tǒng)的時(shí)序圖。
　　（3）邏輯設(shè)計(jì)。對(duì)系統(tǒng)的邏輯功能進(jìn)行分析，求出控制算法或邏輯表達(dá)式，用軟件工具進(jìn)行編譯仿真驗(yàn)證其功能，并生成下載文件。
　　（4）硬件實(shí)現(xiàn)。在上述設(shè)計(jì)基礎(chǔ)之上，選擇具體的集成電路，用硬件實(shí)現(xiàn)電路，其中包括印制電路板的制作、元器件的焊接以及最終硬件的測(cè)試和調(diào)試。
　　（5）文件下載。將在步驟（3）中生成的下載文件下載至ISP器件。

6　VHDL（VHSIC Hardware DescriptionLanguage）實(shí)現(xiàn)器件內(nèi)部邏輯的方法步驟

　　設(shè)計(jì)中，我們使用ispDesign EXPERT軟件，它包含了Lattice的編譯器、頂層項(xiàng)目管理器、設(shè)計(jì)輸入編輯器，同時(shí)還包括Lattice門級(jí)功能和實(shí)時(shí)仿真器，能夠?qū)υ韴D、VHDL或ABEL－HDL語(yǔ)言進(jìn)行仿真。采用自上而下的設(shè)計(jì)方法，其步驟如下：
　　（1）行為描述。對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型進(jìn)行描述并進(jìn)行仿真以發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題，看系統(tǒng)結(jié)構(gòu)及其工作過(guò)程是否能達(dá)到系統(tǒng)的設(shè)計(jì)要求。
　　（2）RTL（Resistor Transistor Logic）方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。在行為描述的基礎(chǔ)上進(jìn)一步抽象，導(dǎo)出系統(tǒng)的邏輯表達(dá)式。
　　（3）邏輯綜合。這一階段利用邏輯綜合工具，將RTL描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）。
　　在此過(guò)程中要進(jìn)行三級(jí)仿真，即行為層次仿真、RTL層次仿真和門級(jí)層次仿真，這三級(jí)仿真貫穿系統(tǒng)硬件設(shè)計(jì)的全過(guò)程，以便在系統(tǒng)設(shè)計(jì)早期發(fā)現(xiàn)問(wèn)題，縮短設(shè)計(jì)周期，節(jié)省人力、物力。
　　這里限于篇幅只給出本電路中控制其中三個(gè)繼電器的VHDL源代碼。

　　電路中每個(gè)繼電器的狀態(tài)由控制端口的兩個(gè)狀態(tài)控制，當(dāng)狀態(tài)符合條件時(shí)繼電器的狀態(tài)發(fā)生跳變，并保持此狀態(tài)到下次跳變?yōu)橹埂Ｓ捎赽lock語(yǔ)句是并行執(zhí)行，所以在程序中沒(méi)有采用process語(yǔ)句。

1　郭勇，肖明清，薛剛．VXI接口控制器的設(shè)計(jì)與實(shí)現(xiàn)．計(jì)算機(jī)自動(dòng)測(cè)量與控制，2001（4）
2　侯伯亨，顧新．VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)．西安：西安電子科技大學(xué)出版社，1997
3　趙不賄．在系統(tǒng)可編程器件與開(kāi)發(fā)技術(shù)．北京：機(jī)械工業(yè)出版社，2001，6
4　黃正瑾．在系統(tǒng)編程技術(shù)及其應(yīng)用．南京：東南大學(xué)出版社，1997，8