許多FPGA設計都采用高速存儲器接口，可能調試比較困難，不過只要采用正確的方法就能成功進行調試。

現代FPGA通常連接高速SRAM和SDRAM存儲器。要確保這種器件無差錯運行，調試起來可能比較困難。我們必須確保包括電路板布局、電源和FPGA中存儲器接口電路等諸多因素準確無誤，才能實現一款切實可行的存儲器設計。

您在調試SRAM和SDRAM存儲器時可能會遇到一些問題，而這些問題有可能會讓您頭疼好幾天。設計和調試高速存儲器接口時必須確保采用適當的調試方法。下面我將介紹的高效設計流程模型采用的是賽靈思Virtex?-4和Virtex-5 FPGA，然而Virtex-6和7系列器件也同樣存在問題和相應的解決方案。我和同事采用賽靈思存儲器接口生成器（MIG）工具來生成所有的存儲器IP核，并通過賽靈思ISE?工具來進行設計的綜合和布局布線。在詳細分析特定設計的特性之前，我們不妨先來看看賽靈思MIG工具、針對賽靈思FPGA的存儲器校準過程以及我們用來驗證存儲器接口設計的內建自測試（BIST）電路。

賽靈思存儲器接口生成器

賽靈思提供存儲器接口生成器工具為其FPGA器件生成存儲器接口內核。

從賽靈思CORE Generator?調用的MIG工具可為DDR-II SRAM、DDR2 SDRAM和QDR-II SRAM等各種類型存儲器生成接口。圖1顯示了賽靈思CORE Generator屏幕截圖，詳細介紹了MIG3.6.1中支持的賽靈思器件系列和存儲器。此外，還有一款7系列MIG工具可支持賽靈思最新器件。

MIG通過圖形用戶界面（GUI）輸入存儲器和FPGA類型的詳細信息，最后生成VHDL語言或Verilog語言的寄存器傳輸級（RTL）文件，以及有關存儲器接口的用戶約束文件（UCF）。您可將這兩類文件與設計方案的其它部分進行綜合。此外，MIG還可生成基礎架構模塊，為存儲器接口提供所需的時鐘和復位。此外，該工具還提供測試平臺電路，可用來生成存儲器器件的讀寫操作，以驗證正常運行。您可從賽靈思網站下載MIG工具及其支持的FPGA和存儲器的完整介紹。

校準注意事項

為了確保從存儲器準確捕獲數據到FPGA中，存儲器接口內核應在使用讀取數據路徑前對其進行校準。校準過程在加電時自動進行。基本而言，數據訓練模式被寫入到存儲器中，隨后不斷讀回。這是過程分三個階段：第一階段要讓讀取數據窗口相對于數據選通信號居中，對進入FPGA的數據進行計時；第二階段要確保居中的數據和時鐘同步于FPGA時鐘域，從而使數據能在輸入觸發器和FPGA架構中的觸發器之間傳輸；第三階段則提供讀取驗證信號。賽靈思MIG文檔全面介紹了各種不同類型的存儲器校準過程。

圖1- CORE Generator MIG工具支持多代賽靈思FPGA。

時鐘生成器和內建自測試電路（BIST）

我們采用賽靈思MIG工具生成所有存儲器接口設計。不過在一些設計實例中我們則不用MIG工作流程。我們使用的FPGA所在的電路板是針對各種用戶和應用設計的。因此我們要設計一個定制時鐘生成器與復位模塊，提供用戶應用所需的所有時鐘和復位。這意味著應移除MIG生成的基礎架構模塊并從我們的定制模塊為存儲器接口提供時鐘和復位。