TMS320C6201高速電路PCB及電磁兼容性設計

TMS320C6201高速電路PCB及電磁兼容性設計

?印刷電路板(PCB)是電子產品中電路元器件的支撐件，它提供電路元器件之間的電氣連接. 隨著電子技術的飛速發展，目前高速集成電路的信號切換時間已經小于1ns，時鐘頻率已達到幾百MHz，PCB的密度也越來越高。PCB設計的好壞對整個系統的抗干擾性能影響很大，直接關系到系統的穩定性和可靠性。因此，在PCB設計時，應遵守相應的設計規則，符合電磁兼容性的要求。

　　TMS320C6201是TI 公司的DSP 芯片，200MHz時鐘的C6201峰值性能可以達到2400Mops。如此高的時鐘頻率，對PCB的電磁兼容性設計提出了很高的要求。

　　電磁兼容性與電磁干擾

　　電磁兼容性( EMC)是指電子設備在預期的電磁環境中能夠協調、有效地進行工作的能力. 其目的是使電子設備既能抑制各種外來的干擾，又能減少其本身對其他電子設備的電磁干擾。電磁干擾( EMI) 的來源主要有本電子設備內部形成的干擾以及外界耦合到本電子設備形成的干擾。

　　針對電子設備內部的干擾，主要通過合理的PCB電磁兼容性設計加以防止和抑制；而針對外界干擾，則可通過電磁屏蔽措施切斷其耦合途徑加以解決。本文主要對前者加以闡述。???

??? PCB 及電磁兼容性設計

　　外形與布局

　　從生產工藝考慮，印刷電路板一般采用長寬比不太懸殊的矩形。PCB尺寸不宜過大，否則導線過長易引起電磁干擾。導線或器件離PCB板邊緣距離不小于2mm。TI6000系列DSP功耗比較大，電源穩壓塊應布置在離通風口較近的板邊緣，電源塊下鋪銅以利于散熱，發熱較大的還可加散熱片。

　　合理的元器件布局，可減少各單元電路間的相互干擾。大功率低速電路、模擬電路和數字電路應分塊布局。在各分塊內，以該分塊內核心元件為中心進行布局，盡量縮短各元器件間的引線連接。

　　電源與接地

　　電源與接地的正確設計，對于抑制電磁干擾來說至關重要。電源線和地線盡量寬以減小電阻。數字電路與模擬電路要分開接地。數字電路的地可構成閉環以提高抗噪聲性能。在電路板層數允許的條件下，可設置電源層和地層，或者通過割電源、割地以獲得較大的電源或地面積。

　　一般每片集成電路的電源都應加一個0. 1μF的去耦電容. 對于TMS320C6201等大型芯片，可相應地增加去耦電容的數量. 電源穩壓塊所需濾波電容較大，但電容過大時，充放電時間會加長，電源電壓上升緩慢. 為了保證DSP對電源穩定時間的限制，電源濾波電容并不是越大越好。

　　布線規則

　　當傳輸信號的信號線長度大于該信號對應的波長時，這條信號線就應該被看作是傳輸線，傳輸線上的分布電容和分布電感不可忽略，且容易產生電磁輻射。在PCB 布線時，使導線盡可能的短，導線的拐彎成鈍角，而不要成小于90°的角，以減少高頻信號對外的輻射。多層板布線時，上下兩面的導線應相互垂直或斜交，避免平行走線. 最好的辦法是在兩層信號線中間夾一層地層加以隔離。在同一層布線時也要避免長距離平行走線，以減少相互間的串擾。對于頻率較高的接口線，采用屏蔽線連接。帶引線的電阻電容等元件要盡量減小引線長度。導孔根據工藝要求選擇合適的孔徑，孔徑太大不利于布線，太小又容易引入電阻。

　　TMS320C6201有352個引腳，采用BGA 封裝.考慮到布線的難度，建議采用6 層或8 層的電路板。TMS320C6201周圍布線密度很高，最好首先對DSP 布線. 布線時，最外圈和第2 圈的引腳可在頂層引出，第3 圈可在第2 層引出，依此類推。DSP分層布線的方法如圖1所示。根據DSP焊接工藝要求，板上焊點要比DSP 焊球直徑略小(約小0. 1 mm)。

圖1 　DSP 分層的布線方法

??? 晶振與EMI 濾波器

　　晶振是DSP的心臟，TMS320C6201一般都工作在100MHz以上，為保證其穩定工作，晶振及其輔助元件應盡量靠近DSP，時鐘信號線也要較寬。為防止振蕩信號串入其他電路，晶振下面不要走其他信號線. 此外TMS320C6201時鐘鎖相環( PLL) 需要一個EMI濾波器與之配套工作，以防止PLL的電源干擾，EMI 濾波電路如圖2 所示。