在研制帶處理器的電子產(chǎn)品時，如何提高抗干擾能力和電磁兼容性？

　　1、 下面的一些系統(tǒng)要特別注意抗電磁干擾：

　　（1） 微控制器時鐘頻率特別高，總線周期特別快的系統(tǒng)。

　　（2） 系統(tǒng)含有大功率，大電流驅動電路，如產(chǎn)生火花的繼電器，大電流開關等。

　　（3） 含微弱模擬信號電路以及高精度A/D變換電路的系統(tǒng)。

　　2、 為增加系統(tǒng)的抗電磁干擾能力采取如下措施：

　　（1） 選用頻率低的微控制器：

　　選用外時鐘頻率低的微控制器可以有效降低噪聲和提高系統(tǒng)的抗干擾能力。同樣頻率的方波和正弦波，方波中的高頻成份比正弦波多得多。雖然方波的高頻成份的波的幅度，比基波小，但頻率越高越容易發(fā)射出成為噪聲源，微控制器產(chǎn)生的最有影響的高頻噪聲大約是時鐘頻率的3倍。

　　（2） 減小信號傳輸中的畸變

　　微控制器主要采用高速CMOS技術制造。信號輸入端靜態(tài)輸入電流在1mA左右，輸入電容10PF左右，輸入阻抗相當高，高速CMOS電路的輸出端都有相當?shù)膸лd能力，即相當大的輸出值，將一個門的輸出端通過一段很長線引到輸入阻抗相當高的輸入端，反射問題就很嚴重，它會引起信號畸變，增加系統(tǒng)噪聲。當Tpd＞Tr時，就成了一個傳輸線問題，必須考慮信號反射，阻抗匹配等問題。

　　信號在印制板上的延遲時間與引線的特性阻抗有關，即與印制線路板材料的介電常數(shù)有關。可以粗略地認為，信號在印制板引線的傳輸速度，約為光速的1/3到1/2之間。微控制器構成的系統(tǒng)中常用邏輯電話元件的Tr（標準延遲時間）為3到18ns之間。

　　在印制線路板上，信號通過一個7W的電阻和一段25cm長的引線，線上延遲時間大致在4~20ns之間。也就是說，信號在印刷線路上的引線越短越好，最長不宜超過25cm。而且過孔數(shù)目也應盡量少，最好不多于2個。

　　當信號的上升時間快于信號延遲時間，就要按照快電子學處理。此時要考慮傳輸線的阻抗匹配，對于一塊印刷線路板上的集成塊之間的信號傳輸，要避免出現(xiàn)Td＞Trd的情況，印刷線路板越大系統(tǒng)的速度就越不能太快。

　　用以下結論歸納印刷線路板設計的一個規(guī)則：

　　信號在印刷板上傳輸，其延遲時間不應大于所用器件的標稱延遲時間。

　　（3） 減小信號線間的交叉干擾：

　　A點一個上升時間為Tr的階躍信號通過引線AB傳向B端。信號在AB線上的延遲時間是Td。在D點，由于A點信號的向前傳輸，到達B點后的信號反射和AB線的延遲，Td時間以后會感應出一個寬度為Tr的頁脈沖信號。在C點，由于AB上信號的傳輸與反射，會感應出一個寬度為信號在AB線上的延遲時間的兩倍，即2Td的正脈沖信號。這就是信號間的交叉干擾。干擾信號的強度與C點信號的di/at有關，與線間距離有關。當兩信號線不是很長時，AB上看到的實際是兩個脈沖的迭加。

　　CMOS工藝制造的微控制由輸入阻抗高，噪聲高，噪聲容限也很高，數(shù)字電路是迭加100~200mv噪聲并不影響其工作。若圖中AB線是一模擬信號，這種干擾就變?yōu)椴荒苋萑獭Ｈ缬∷⒕€路板為四層板，其中有一層是大面積的地，或雙面板，信號線的反面是大面積的地時，這種信號間的交叉干擾就會變小。原因是，大面積的地減小了信號線的特性阻抗，信號在D端的反射大為減小。特性阻抗與信號線到地間的介質的介電常數(shù)的平方成反比，與介質厚度的自然對數(shù)成正比。若AB線為一模擬信號，要避免數(shù)字電路信號線CD對AB的干擾，AB線下方要有大面積的地，AB線到CD線的距離要大于AB線與地距離的2~3倍。可用局部屏蔽地，在有引結的一面引線左右兩側布以地線。

　　（4） 減小來自電源的噪聲

　　電源在向系統(tǒng)提供能源的同時，也將其噪聲加到所供電的電源上。電路中微控制器的復位線，中斷線，以及其它一些控制線最容易受外界噪聲的干擾。電網(wǎng)上的強干擾通過電源進入電路，即使電池供電的系統(tǒng)，電池本身也有高頻噪聲。模擬電路中的模擬信號更經(jīng)受不住來自電源的干擾。

　　（5） 注意印刷線板與元器件的高頻特性

　　在高頻情況下，印刷線路板上的引線，過孔，電阻、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻產(chǎn)生對高頻信號的反射，引線的分布電容會起作用，當長度大于噪聲頻率相應波長的1/20時，就產(chǎn)生天線效應，噪聲通過引線向外發(fā)射。

　　印刷線路板的過孔大約引起0.6pf的電容。

　　一個集成電路本身的封裝材料引入2~6pf電容。

　　一個線路板上的接插件，有520nH的分布電感。一個雙列直扦的24引腳集成電路扦座，引入4~18nH的分布電感。

　　這些小的分布參數(shù)對于這行較低頻率下的微控制器系統(tǒng)中是可以忽略不計的；而對于高速系統(tǒng)必須予以特別注意。

　　（6） 元件布置要合理分區(qū)

　　元件在印刷線路板上排列的位置要充分考慮抗電磁干擾問題，原則之一是各部件之間的引線要盡量短。在布局上，要把模擬信號部分，高速數(shù)字電路部分，噪聲源部分（如繼電器，大電流開關等）這三部分合理地分開，使相互間的信號耦合為最小。

　　G 處理好接地線

　　印刷電路板上，電源線和地線最重要。克服電磁干擾，最主要的手段就是接地。

　　對于雙面板，地線布置特別講究，通過采用單點接地法，電源和地是從電源的兩端接到印刷線路板上來的，電源一個接點，地一個接點。印刷線路板上，要有多個返回地線，這些都會聚到回電源的那個接點上，就是所謂單點接地。所謂模擬地、數(shù)字地、大功率器件地開分，是指布線分開，而最后都匯集到這個接地點上來。與印刷線路板以外的信號相連時，通常采用屏蔽電纜。對于高頻和數(shù)字信號，屏蔽電纜兩端都接地。低頻模擬信號用的屏蔽電纜，一端接地為好。

　　對噪聲和干擾非常敏感的電路或高頻噪聲特別嚴重的電路應該用金屬罩屏蔽起來。

　　（7） 用好去耦電容。

　　好的高頻去耦電容可以去除高到1GHZ的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。設計印刷線路板時，每個集成電路的電源，地之間都要加一個去耦電容。去耦電容有兩個作用：一方面是本集成電路的蓄能電容，提供和吸收該集成電路開門關門瞬間的充放電能；另一方面旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容為0.1uf的去耦電容有5nH分布電感，它的并行共振頻率大約在7MHz左右，也就是說對于10MHz以下的噪聲有較好的去耦作用，對40MHz以上的噪聲幾乎不起作用。

　　1uf，10uf電容，并行共振頻率在20MHz以上，去除高頻率噪聲的效果要好一些。在電源進入印刷板的地方和一個1uf或10uf的去高頻電容往往是有利的，即使是用電池供電的系統(tǒng)也需要這種電容。

　　每10片左右的集成電路要加一片充放電電容，或稱為蓄放電容，電容大小可選10uf。最好不用電解電容，電解電容是兩層溥膜卷起來的，這種卷起來的結構在高頻時表現(xiàn)為電感，最好使用膽電容或聚碳酸醞電容。

　　去耦電容值的選取并不嚴格，可按C=1/f計算；即10MHz取0.1uf，對微控制器構成的系統(tǒng)，取0.1~0.01uf之間都可以。

　　3、 降低噪聲與電磁干擾的一些經(jīng)驗。

　　（1） 能用低速芯片就不用高速的，高速芯片用在關鍵地方。

　　（2） 可用串一個電阻的辦法，降低控制電路上下沿跳變速率。

　　（3） 盡量為繼電器等提供某種形式的阻尼。

　　（4） 使用滿足系統(tǒng)要求的最低頻率時鐘。

　　（5） 時鐘產(chǎn)生器盡量靠近到用該時鐘的器件。石英晶體振蕩器外殼要接地。

　　（6） 用地線將時鐘區(qū)圈起來，時鐘線盡量短。

　　（7） I/O驅動電路盡量靠近印刷板邊，讓其盡快離開印刷板。對進入印制板的信號要加濾波，從高噪聲區(qū)來的信號也要加濾波，同時用串終端電阻的辦法，減小信號反射。

　　（8） MCU無用端要接高，或接地，或定義成輸出端，集成電路上該接電源地的端都要接，不要懸空。

　　（9） 閑置不用的門電路輸入端不要懸空，閑置不用的運放正輸入端接地，負輸入端接輸出端。

　　（10） 印制板盡量使用45折線而不用90折線布線以減小高頻信號對外的發(fā)射與耦合。

　　（11） 印制板按頻率和電流開關特性分區(qū)，噪聲元件與非噪聲元件要距離再遠一些。

　　（12） 單面板和雙面板用單點接電源和單點接地、電源線、地線盡量粗，經(jīng)濟是能承受的話用多層板以減小電源，地的容生電感。

　　（13） 時鐘、總線、片選信號要遠離I/O線和接插件。

　　（14） 模擬電壓輸入線、參考電壓端要盡量遠離數(shù)字電路信號線，特別是時鐘。

　　（15） 對A/D類器件，數(shù)字部分與模擬部分寧可統(tǒng)一下也不要交叉。

　　（16） 時鐘線垂直于I/O線比平行I/O線干擾小，時鐘元件引腳遠離I/O電纜。

　　（17） 元件引腳盡量短，去耦電容引腳盡量短。

　　（18） 關鍵的線要盡量粗，并在兩邊加上保護地。高速線要短要直。

　　（19） 對噪聲敏感的線不要與大電流，高速開關線平行。

　　（20） 石英晶體下面以及對噪聲敏感的器件下面不要走線。

　　（21） 弱信號電路，低頻電路周圍不要形成電流環(huán)路。

　　（22） 任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小。

　　（23） 每個集成電路一個去耦電容。每個電解電容邊上都要加一個小的高頻旁路電容。

　　（24） 用大容量的鉭電容或聚酷電容而不用電解電容作電路充放電儲能電容。使用管狀電容時，外殼要接地。

　　字信號對模擬信號的干擾電源和地要靠近并平行走線，線盡量寬。輸入輸出隔離，盡量減小電源和信號的回路面積！不同的部分采用電源分支，濾波電容要放在前級，晶振外殼最好接地。強電，弱電，數(shù)字，模擬，高頻，低頻，要分開，電源等容易發(fā)熱的地方要放在板邊器件不要放的太密。各部分電路要盡量靠近放在一起，需要的時候要開隔離槽。等等太多了！

　　如果讓設計的電路板一點干擾也沒有，那是不可能，只能在允許的范圍內(nèi)盡量減少干擾，有很多種方法，輸入信號與輸出信號必須有隔離，不能與系統(tǒng)采用共地的方式，數(shù)據(jù)總線和地址總線上加上拉電阻或接總線驅動芯片，電源端的干擾主要是差模干擾和共模干擾，應在電源輸入與輸出端加扼流電感，在復位端也要加抗干擾措施，復位端受到干擾時，雖不會復位，但會造成特殊功能寄存器器數(shù)據(jù)改變，導至系統(tǒng)工作失常，方法還有很多，

　　注意數(shù)字地和模擬地不要混，都在電路中單獨走，最后在電源處正確的說應該是電源出來后接的電容那單點共地。

　　首先保證在光耦器件的下方不要布線，否則隔離性能會不好。特別是在做脈沖群干擾實驗時，常常會通不過要求等級。

　　要是有多路光隔設計時，光耦器件的輸入與輸出應有明顯的分界。不要交互在一起。

　　我是做ccd視頻信號處理電路的，我覺得在模擬區(qū)和數(shù)字區(qū)劃分問題上，應注意，模擬信號最好不要穿過數(shù)字區(qū)，因為數(shù)字電路本身的噪聲很大，地很臟，而模擬信號本身又很容易受到干擾。再有，考慮布線的阻抗，如果為了減小布線長度而讓模擬信號穿過數(shù)字區(qū)的話，有點得不償失，我覺得不一定是越短就越好，看你是想要優(yōu)化哪個電路參數(shù)了，對于樓上的過孔盡量少的觀點，我覺得過孔的多少應該由過孔周圍布線情況而定，應該使每條信號線上的噪聲耦合到地線的距離是最短的，也就是說，可能有時候地線是鋪通了，可為了這點，還要人工的加上一些過孔上去。

　　1.地線單點共地問題

　　2.各種信號線之間的電磁干擾問題

　　3.屏蔽地的連接問題

　　4.元器件的擺放問題

　　5.合理布局的問題

　　謝謝大家的支持。讓我們共同進步

　　音頻信號放大電路。在這里就涉及到接地的問題，我認為如果是多級放大的話，前級跟后級的地線不應該連接在同一個地線分支上。應該在不同的地線分之上。這里說的分支是從總地線單獨引出來的，后級比前級電流大很多，如果把他們的地線都連接在一個地線分支上，我想那就對前級有了影響和干擾

　　做FCC的時候有超標，于是就在高頻的時鐘線上串上電阻，效果比較明顯，也可以對地加電容，但是參數(shù)不好確定

　　晶振的外殼旁邊放個大焊盤，焊接的時候把晶振的外殼與地連在一起，輻射也小很多！

　　地線干擾與抑制

　　1．地線的定義

　　什么是地線？大家在教科書上學的地線定義是：地線是作為電路電位基準點的等電位體。這個定義是不符合實際情

　　況的。實際地線上的電位并不是恒定的。如果用儀表測量一下地線上各點之間的電位，會發(fā)現(xiàn)地線上各點的電位可能相差很大。正是這些電位差才造成了電路工作的異常。電路是一個等電位體的定義僅是人們對地線電位的期望。

　　HENRY 給地線了一個更加符合實際的定義，他將地線定義為：信號流回源的低阻抗路徑。這個定義中突出了地線中

　　電流的流動。按照這個定義，很容易理解地線中電位差的產(chǎn)生原因。因為地線的阻抗總不會是零，當一個電流通過有限阻抗時，就會產(chǎn)生電壓降。

　　因此，我們應該將地線上的電位想象成象大海中的波浪一樣，此起彼伏。

　　2．地線的阻抗

　　談到地線的阻抗引起的地線上各點之間的電位差能夠造成電路的誤動作，許多人覺得不可思議：我們用歐姆表測量

　　地線的電阻時，地線的電阻往往在毫歐姆級，電流流過這么小的電阻時怎么會產(chǎn)生這么大的電壓降，導致電路工作的異常。

　　要搞清這個問題，首先要區(qū)分開導線的電阻與阻抗兩個不同的概念。電阻指的是在直流狀態(tài)下導線對電流呈現(xiàn)的阻

　　抗，而阻抗指的是交流狀態(tài)下導線對電流的阻抗，這個阻抗主要是由導線的電感引起的。任何導線都有電感，當頻率較高時，導線的阻抗遠大于直流電阻，表1 給出的數(shù)據(jù)說明了這個問題。在實際電路中，造成電磁干擾的信號往往是脈沖信號，脈沖信號包含豐富的高頻成分，因此會在地線上產(chǎn)生較大的電壓。對于數(shù)字電路而言，電路的工作頻率是很高的，因此地線阻抗對數(shù)字電路的影響是十分可觀的。

　　表1 導線的阻抗（Ω）：

　　頻率

　　Hz

　　D =0.65

　　10cm 1m

　　D =0.27

　　10cm 1m

　　D =0.065

　　10cm 1m

　　D =0.04

　　10cm 1m

　　10 51.4m 517m 327m 3.28m 5.29m 52.9m 13.3m 133m

　　1k 429m 7.14m 632m 8.91m 5.34m 53.9m 14m 144m

　　100k 42.6m 712m 54m 828m 71.6m 1.0 90.3m 1.07

　　1M 426m 7.12 540m 8.28 714m 10 783m 10.6

　　5M 2.13 35.5 2.7 41.3 3.57 50 3.86 53

　　10M 4.26 71.2 5.4 82.8 7.14 100 7.7 106

　　50M 21.3 356 27 414 35.7 500 38.5 530

　　100M 42.6 54 71.4 77

　　150M 63.9 81 107 115

　　如果將10Hz 時的阻抗近似認為是直流電阻，可以看出當頻率達到10MHz 時，對于1 米長導線，它的阻抗是直流電阻

　　的1000 倍至10 萬倍。因此對于射頻電流，當電流流過地線時，電壓降是很大的。

　　從表上還可以看出，增加導線的直徑對于減小直流電阻是十分有效的，但對于減小交流阻抗的作用很有限。但在電

　　磁兼容中，人們最關心的交流阻抗。為了減小交流阻抗，一個有效的辦法是多根導線并聯(lián)。當兩根導線并聯(lián)時，其總電感 L 為：

　　L =（L1 +M ）/2