用標準SPI 兼容串行接口與該器件進行通信。當CS變為低電平時，啟動與MCP3201 的通信。如果器件上電時CS引腳為低電平，則必須先將此引腳拉為高電平，然后再恢復至低電平以啟動通信。器件將在 CS 變為低電平后在第一個上升沿開始對模擬輸入信號進行采樣。采樣周期將在第二個時鐘周期的下降沿結束，此時器件將輸出一個低電平空位。接下來的12 個時鐘脈沖將以首先發送MSB位的格式輸出轉換結果，如圖1所示。器件總是在時鐘下降沿輸出數據。所有12個數據位均發送完畢后，如果器件繼續接收時鐘脈沖，而CS保持為低電平，則器件將以首先發送LSB的格式輸出轉換結果，如圖2所示。如果在CS保持為低電平時繼續向器件提供時鐘脈沖（在以首先發送LSB的格式發送完數據后），器件將持續輸出零。

3.4 接口模塊編程實現

library IEEE;

use IEEE.STD_LOGIC_1164.ALL;

use IEEE.STD_LOGIC_ARITH.ALL;

use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating

---- any Xilinx primitives in this CODe.

--library UNISIM;

--use UNISIM.VComponents.all;

entity sip is

port

（

dein，clk ： in Std_Logic;

serialin ： in Std_Logic;

parallelout ： out Std_Logic_Vector （11 downto 0 ）;

rst ： out Std_Logic;

deout ： out Std_Logic）;

end entity;

architecture a of sipo is

begin

rst《= dein; //AD盒連接使能端//

process （clk，dein）

variable i ： integer range 0 to 11; //定義i的范圍是0-11//

begin

if dein=‘1’ then //如果輸入信號為1//

deout《=‘1’; //則不接收數據//

i：=0;

elsif rising_edge（clk） then parallelout（i） 《= serialin; //當有上升沿時，將

感器輸出結果傳

入FPGA開發板 //

if i《11 then i：=i+1; //串并行轉換//

elsif i=11 then deout《=‘0’;

else null;

end if;

end if;

end process;

end a;