儀表和測量系統的設計者需要低抖動、無雜散的信號，以提供所需的信噪比 （SNR） 或誤差矢量幅度 （EVM），以滿足日益苛刻的客戶要求。同時，他們也面臨著減少電路板面積以及設計成本和復雜性的巨大壓力。后者對于縮短開發時間以滿足不斷縮小的上市時間窗口至關重要。

　　為了應對眾多的應用挑戰，工程師們需要將他們的儀器和測量時鐘解決方案從傳統的定制分立設計過渡到更加集成的解決方案。實現這一目標的一個重要步驟是使用一個集成的平移鎖相環 （PLL）。它允許傳統的壓控振蕩器 （VCO） 信號進行頻率上變頻，同時充分保持固定的外部本地振蕩器 （LO） 的抖動和相位噪聲。

　　本文討論了平移環在實現業界最低積分相位噪聲方面的作用。通過舉例，本文介紹了 Analog Devices 的 ADF4401A 平移環系統級封裝 （TL SiP），并展示了它如何通過輸出信號的亞十飛秒 （fs） 均方根寬帶綜合抖動能力和增強隔離度來滿足性能要求，同時也滿足了設計者的集成度、成本、復雜性和上市時間需求。

　　傳統 PLL 與平移環操作

　　平移環的主要目的是產生一個鎖定在輸入參考信號上的輸出信號，與傳統的 PLL 相比，其帶內相位噪聲大大降低。

　　一個標準的 PLL 由一個反饋系統組成，包含一個相位頻率檢測器 （PFD）、充電泵、低通濾波器 （LPF） 、VCO 和一個反饋分頻器 N（圖 1）。

圖 1：標準 PLL 鎖定到一個較低頻率 （FPFD） 參考，并產生一個輸出頻率 （FRF）。（圖片來源：Bonnie Baker）

　　PFD 對輸入參考信號的相位和反饋信號的相位進行比較，并產生一系列與它們之間的相位誤差成比例的脈沖。充電泵接收 PFD 脈沖并將其轉換為電流源或電流阱脈沖，進而調整 VCO 的頻率，使其上升或下降。LPF 去除所有脈沖的高頻能量，并將其轉換為 VCO 可以使用的電壓。VCO 的輸出信號通過 N 分頻器反饋給 PFD 塊，完成這個環。

　　圖 1 的頻率傳遞函數是用公式 1 計算的。

等式 1

　　其中 FRF 是輸出頻率

　　N 是反饋分壓器的比率（可以是整數或分數）。

　　FPFD 是 PFD 頻率

　　圖 1 的帶內噪聲基底是用公式 2 計算的。

等式 2

　　其中 FOMPLL 是 PLL 的帶內相位噪聲基底品質因數 （FOM）

　　考慮一個實例，帶內相位噪聲基底 FOM 為 -234 分貝/赫茲 （dB/Hz）；PFD 頻率 （FPFD） 為 160 兆赫茲 （MHz），輸出頻率 （FRF） 為 8 千兆赫茲 （GHz）。

　　對于這個系統，公式 1 用來計算 N 的值：

　　公式 2 用于計算帶內噪聲基底：

　　在上面的計算中，N 分頻器對整個帶內噪聲基底的貢獻很大，有 20log10 （50） ，相當于 34dB。N 值較小會降低帶內噪聲基底；但是，它也會降低輸出頻率。那么，我們如何產生一個高輸出頻率并保持較低的環路增益 （N）？

圖 2：對于本例中的標準 PLL，與 N=1 的黃色下圖相比，反饋分壓器的噪聲 （20log10 （N）） 比帶內噪聲高出 34dB。（圖片來源：Bonnie Baker）

　　解決這個問題的辦法是用一個下變頻混合級取代 N 分頻器（圖 3）。

圖 3：平移環使用混頻器將 VCO 頻率向下轉換為 PFD 頻率，而不是使用傳統的反饋分頻器。（圖片來源：Bonnie Baker）

　　在圖 3 中，混頻器取代了反饋 N 分頻器，導致回路增益等于 1 （N=1）。這種操作將大大減少反饋回路對帶內噪聲基底的影響。對于帶內噪聲的計算，N 的值現在等于 1。使用公式2，修改后的系統的帶內噪聲基底如下。：

　　新的帶內噪聲顯示出 34dBc/Hz 的改善。

　　在圖 3 中，混頻器依賴于一個極低噪聲 LO，稱為偏移 LO。FLO ± FRF 必須等于 FPFD 以實現鎖定。

　　在平移環結構中，偏移 LO 的相位噪聲對于在射頻輸出端實現最佳性能非常重要。由于這個原因，工程師們通常會在壓控表面聲波 （SAW），或振蕩器 （VCSO），或梳狀發生器，或介質諧振器 （DRO） 的基礎上設計一個偏移 LO。注意：如需獲得偏移 LO 的設計支持，請聯系 Analog Devices。

　　平移環的挑戰

　　傳統上，低噪聲平移環的設計涉及眾多電路塊的實現，導致設計復雜，通常體積龐大，靈活性有限。此外，整個電路必須針對目標操作進行驗證和特征化。例如，一個主要的設計關注點是對射頻輸出信號的 LO 泄漏（LO 與射頻隔離）。這對工程師來說是一個需要解決的重大挑戰。對于傳統的設計，工程師們通常會進行多次設計迭代，以實現優化的性能和合適的隔離。

　　圖 3 顯示了 ADF4401A 是如何整合主要電路塊以提供一個完全特征化的解決方案，并消除了傳統上與平移環設計中的性能和隔離有關的困難領域。這種可編程的解決方案能夠讓工程師在第一次努力時就實現優化的性能，并加快上市速度。

　　評估 ADF4401A

　　ADF4401A 旨在幫助工程師縮短高性能儀器上市所需的時間，使用的頻率生成解決方案的射頻帶寬為 62.5 MHz 至 8 GHz。通過使用下變頻混頻器，ADF4401A 具有非常低的帶內噪聲，在 100 Hz 到 100 MHz 的寬帶抖動約為 9 飛秒 （fs）。ADF4401A 內部的設計和布局技術使之典型無雜散動態范圍達到 90 dBc。與傳統的分立設計相比，18 x 18 x 2.018 毫米 （mm） 的封裝尺寸大大減少了電路板空間。

　　為了評估該器件的性能，設計人員可以使用 EV-ADF4401ASD2Z 評估板（圖 4）。該板包括一個完整的平移環，包括一個外部 PFD （HMC3716）、一個有源濾波器 （LT6200） 和一個復用器 （ADG1609）。

圖 4：用于 ADF4401A 平移環模塊的 EV-ADF4401ASD2Z 評估板包括一個外部 PFD、一個 USB 接口和穩壓器。（圖片來源：Analog Devices）

　　EV-ADF4401ASD2Z 包括帶有集成 VCO 的 ADF4401A TL SiP、一個環路濾波器 （5MHz）、一個 PFD、一個 USB 接口和電壓穩壓器。此外，EV-ADF4401ASD2Z 需要 EVAL-SDP-CS1Z （SDP-S） 系統演示平臺 （SDP）（串行）控制器板（圖 5）。該板提供了一個從 PC 到 EV-ADF4401ASD2Z 的 USB 連接，因此可以對其進行編程。EV-ADF4401ASD2Z 套件中不提供該控制器板。

圖 5：需要 EVAL-SDP-CS1Z（或 SDP-S）控制器板來提供從 EV-ADF4401ASD2Z 到 PC 的 USB 連接，以便進行編程。（圖片來源：Analog Devices）

　　圖 6 顯示了 EV-ADF4401ASD2Z 系統的物理連接。相關分析 | 控制 | 評估 （ACE） 軟件控制著 TL SiP 功能。電源來自外部的 6 伏電源。

圖 6：EV-ADF4401ASD2Z 安裝圖顯示了評估 ADF4401A 所需的設備和連接，包括 SDP-S 控制板、PC、電源、信號發生器和頻譜分析儀。（圖片來源：Analog Devices）

　　建議與該評估板一起使用的設備包括一臺 Windows PC、一臺頻譜分析儀或信號源分析儀，以及三個信號發生器。

　　EV-ADF4401ASD2Z 的方框圖顯示了 ADF4401A 模塊，以及 Analog Devices 的 HMC3716 PFD、LT6200 運算放大器和 ADG1219 SPDT 開關（圖 7）。

圖 7：EV-ADF4401ASD2Z 評估板框圖顯示了支持 AD4401A 平移環的關鍵部件。（圖片來源：Analog Devices）

　　使用能夠在高頻下工作的 PFD 是至關重要的，因為這可以最大限度地減少對分頻器的需求，分頻器會降低帶內噪聲響應。Analog Devices 的 HMC3716 的 1.3 GHz 相位比較頻率能力使之非常適合用于 ADF4401A 的中頻范圍。這種電路能夠同時比較頻率和相位，因此不需要額外的電路來將頻率引導到預定的輸出頻率。HMC3716 成為外部 PFD，完成偏移環。HMC3716 的高頻工作范圍和超低的相位噪聲基底使其有可能設計出寬頻帶環路濾波器。

　　在圖 7 中，具有 LPF 配置的 LT6200 運算放大器衰減了高頻尖峰，而 ADG1219 開關完成了系統的平移環。

　　圖 8 所示為 EV-ADF4401ASD2Z 評估板產生的帶內噪聲圖和抖動測量。

圖 8：5 GHz 輸出的單邊帶相位噪聲，外部 HMC3716 參考為 500MHz，外部 LO 為 4.5GHz。（圖片來源：Analog Devices）

　　在圖 8 中，LO2 和 HMC3716 輸入是一個 SMA100B 射頻和微波信號發生器。該評估板的 LO2 帶內噪聲約為 -135 dBc/Hz，在最高 300kHz 的低偏移量下是很明顯的。LO2、ADF4401A 模塊、HMC3716 PFD 和環路濾波器帶來的帶內噪聲約為 -140 dBc/Hz。內部相位噪聲出現在 5MHz 和 50MHz 之間，該評估板的相位噪聲基底大約為 -160dBc/Hz。這些因素加在一起，總計產生 12.53 fs 的 rms 抖動。

　　結語

　　高速儀器系統需要極低抖動的時鐘，以確保輸出數據不受影響。工程師們面臨的挑戰是，找到能夠構建高速千兆赫時鐘系統的合適設備。ADF4401A 平移環大大簡化了構建時鐘系統的器件選擇，它提供了一個緊湊的模塊，確保了在更高頻率下的低抖動，同時也減少了電路板空間、成本和上市所需時間。