摘要：首先從理論上分析了影響ADC信噪比的因素，然后以此為依據，從電路設計和器件選擇兩方出發，采用模/數轉換器AD6644AST-65進行高速高分辨率ADC電路設計，并給出電路實測結果。

在雷達、導航等軍事領域中，由于信號帶寬寬(有時可能高于10MHz)，要求ADC的采樣率高于30MSPS，分辨率大于10位。目前高速高分辨率ADC器件在采樣率高于10MSPS時，量化位數可達14位，但實際分辨率受器件自身誤差和電路噪聲的影響很大。在數字通信、數字儀表、軟件無線電等領域中應用的高速ADC電路，在輸入信號低于1MHz時，實際分辨率可達10位，但隨輸入信號頻率的增加下降很快，不能滿足軍事領域的使用要求。

針對這一問題，本文主要研究在不采用過采樣、數字濾波和增益自動控制等技術條件下，如何提高高速高分辨率ADC電路的實際分辨率，使其最大限度地接近ADC器件自身的實際分辨率，即最大限度地提高ADC電路的信噪比。為此，本文首先從理論上分析了影響ADC信噪比的因素；然后從電路設計和器件選擇兩方面出發，設計了高速高分辨率ADC電路。經實測表明，當輸入信號頻率為0．96MHz時，該電路的實際分辨率為11．36位；當輸入信號頻率為14．71MHz日寸，該電路的實際分辨率為10．88位。

1 影響ADC信噪比因素的理論分析

ADC的實際分辨率是用有效位數ENOB標稱的。不考慮過采樣，當滿量程單頻理想正弦波輸入時，實際分辨率可用下式表示：

ENOB=[SINA0(dB)-1．76]／6．02   (1)

式中，SINAD表示ADC的信噪失真比，指ADC滿量程單頻理想正弦波輸入信號的有效值與ADC輸出信號的奈奎斯特帶寬內的全部其它頻率分量(包括諧波分量，但不包括直流允量)的總有效值之比。

ADC的信噪比SNR，指ADC滿量程單頻理想正弦波輸入信號的有效值與ADC輸出信號的奈奎斯特帶寬內的全部其它頻率分量(不包括直流分量和諧波分量)總有效值之比。

由此可知，當ADC的總諧波失真THD一定時，有效位數ENOB取決于SNR；ADC的SNR越高，其有效位數ENOB就越高。下面就來分析影響ADC信噪比SNR的因素。

理想ADC的噪聲由其固有的量化誤差(也稱為量化噪聲，如圖1所示)產生。但實際使用的ADC是非理想器件，它的實際轉換曲線與理想轉換曲線之間存在偏差，表現為多種誤差，如零點誤差、滿度誤差、增益誤差、積分非線性誤差INL、微分非線性誤差DNL等。其中，零點誤差、滿度誤差、增益誤差是恒定誤差，只影響ADC的絕對精度，不影響ADC的SNR。INL指的是在校準上述恒定誤差的基礎上，ADC實際轉換曲線與理想轉換曲線的最大偏差。而DNL指的是ADC實際量化間隔與理想量化間隔的最大偏差，改變ADC的量化誤差，能更直接地計算出ADC實際轉換曲線與理想轉換曲線的偏差對ADC的SNR的影響。

非理想ADC，除了上述誤差外，還有各種噪聲，如熱噪聲、孔徑抖動。前者是由半導體器件內部分子熱運動產生的，后者是由ADC孔徑延時的不確定性造成的。而ADC的外圍電路同樣會帶來噪聲，如ADC輸入級電路的熱噪聲、電源／地線上的雜波、空間電磁波干擾、外接時鐘的不穩定性(導致ADC各采樣時鐘沿出現時刻不確定，帶來孔徑抖動)等，可以把它們都等效為ADC的上述兩種內部噪聲。

上述誤差和噪聲的存在，導致ADC的SNR下降。下面先給出理想ADC的SNR計算公式，然后具體分析微分非線性誤差DNL、孔徑抖動△tj和熱噪聲對ADC的SNR的影響。

1．1 理想ADC的SNR

理想ADC的量化誤差g(υ)與滿量程內輸入信號的電壓V的關系如圖1所示。量化誤差為在[-q/2，q/2]內均勻分布且峰-峰值等于q(q=1LSB，LSB表示理想ADC的最小量化間隔)的鋸齒波信號。

設N位ADC滿量程電壓為±1V，輸入信號為s(t)=sinωt，則輸入信號電壓有效值Vs=1/√2=2N/2√2×q，量化噪聲電壓有效值于是得ADC輸出信噪比為：

SNR=6．02N+1．76(dB)    （2）

1．2 微分非線性誤差DNL

非理想ADC的量化間隔是非等寬的，這將導致ADC器件不能完全正確地把模擬信號轉化成相應的二進制碼，從而造成SNR的下降；且ADC每個量化的二進制碼所對應的量化間隔都不同，為便于分析，用ε(LSB)= εq表示實際量化間隔與理想量化間隔誤差的有效值，并近似認為由于DNL的影響，在無失碼條件(DNL<1LSB)下，量化誤差均勻分布在[-上q+εq/2，q+εq/2]和[-q－εq/2，q－εq/2]內。如圖1 中實線所示（虛線偽理想ADC量化誤差）。這樣，在考慮了DNL之后的ADC量化噪聲電壓Vq_DNL為：

1．3 孔徑抖動△tj

孔徑時間又稱孔徑延遲時間，是指對ADC發出采樣命令(采樣時鐘邊沿)時刻與實際開始采樣時刻之間的時間間隔。相鄰兩次采樣的孔徑時間的偏差稱為孔徑抖動，記作△tj。孔徑抖動造成了信號的非均勻采樣，引起了誤差，設ADC滿量程電壓為±1V輸入信號為s(t)=sinωt，孔徑抖動有效值為σ△tj，則由孔徑抖動帶來的誤差電壓為：

1．4熱噪聲

這里將ADC電路中微分非線性誤差DNL、孔徑抖動△tj外的其它噪聲都等效為ADC輸入端的熱噪聲電壓Vtn，設其有效值為σtn。

1．5非理想ADC的SNR

一般情況下，量化噪聲、微分非線性誤差DNL、孔徑抖動△tj和熱噪聲彼此相互獨立，綜合芍慮這四個因素的影響，可得到ADC的SNR計算公式如下：

式中，N--ADC的量化位數

ε--ADC的實際量化間隔與理想量化間隔誤差的有效值，單位LSB

fin--ADC輸入信號頻率，單位Hz

σ△tj--ADC的孑L徑抖動有效值，單位s

σtn--等效到ADC輸入端的熱噪聲的有效值單位LSB

對于高分辨率ADC器件，其固有量化誤差、微分非線性誤差DNL和器件熱噪聲均較小。當fin較高時，ADC電路的SNR主要取決于孔徑抖動，此時有

2 基于AD6644AST一65的高速高分辨率ADC電路設計實例

電路設計目標：有效位數ENOB≥10．50bit、采樣率為40MSPS、輸入信號頻率小于15MHz，輸入信號幅度為-ldBFs。該指標能滿足數字儀表、高速數據采集卡、軟件無線電和雷達、導航等領域中數字波束形成的要求。

2．1電路設計與器件選擇

本電路主要由模／數轉換器ADC、輸入電路、輸出屯路、時鐘電路和電源電路組成，如圖2所示。

2．1．1時鐘電路

時鐘電路的設計主要包括AD6644AST-65采樣時鐘相位噪聲指標的確定以及PECL差分時鐘的實現。

2．1．2 ADC輸入電路

ADC輸入電路多采用運放直流耦合或變壓器交流耦合方式，為輸入信號提供增益、偏置和緩沖。

由于運放為有源器件，除具有一定的諧波失真外，還存在主要集中在低頻段的1／f噪聲和較寬頻帶內的白噪聲。這些噪聲和諧波失真都降低了運放的信噪比SNR和有效位數ENOB。當運放的SNR不明顯優于甚至低于ADC的SNR時，它帶來的噪聲是不容忽視的，對于高分辨率ADC電路，甚至是不能接受的。而作為無源器件的變壓器，一般認為它的噪聲和諧波失真是微乎其微、可以忽略的。因此，本電路的輸入電路采用變壓器交流耦合方式，選用Mini-Circuits公司的變壓器T4-6T。

    為進行比較，同時也提供運放直流耦合方式，采用ADI公司的低噪運放AD8138。根據AD8138的關參數，計算得到的AD8138輸出的總諧波失真和熱噪聲之和大于1LSB。該指標可能導致無法滿足電路熱噪聲不大于1．50LSB的設計要求，并帶來更大的諧波失真。因此可預知，采用AD8138時，ADC電路的有效位數ENOB會比采用變壓器時的有效位數ENOB有所下降，甚至達不到設計要求。

2．1．3 ADC輸出電路

ADC的模擬輸入和數據輸出之間存在少量的寄生電容，ADC數據輸出線上的噪聲會通過這些寄生電容耦合到模擬輸入端，導致ADC的SNR和有效位數ENOB下降。為解決這一問題，可在ADC數據輸出端接一鎖存器。

為減小ADC電源的波動，應盡量降低ADC輸出端的負載電容和輸出電流。在ADC數據輸出端接一鎖存器可避免將其直接連在數據總線上，有效限制了其輸出端的負載電容；在ADC每一個數據輸出端都串聯一個電阻，可限制其輸出電流。

本電路采用74LC574作為AD6644AST-65的輸出數據鎖存器，同時每一個數據輸出端都串聯一個100Ω的電阻。

2．1．4 電源、地和去耦電路

AD6644AST-65的電源抑制比PSRR≈±lmV／V，當外接電源的紋波為峰-峰值100mV時，等效于在AD6644AST-65輸入端產生100μV(0．77LSB)大小的噪聲，這相對于設計指標而言是不能接受的。為減小外接電源對電路的影響，本電路采用Linear公司的低壓差LDO線性穩壓器LTl086-5和LTlll7-3．3(兩個芯片的PSRR均大于60dB) 對外接穩壓電源進行穩壓，為AD6644AST-65等模擬電路提供5V電源和3．3V電源。

時鐘、ADC的輸出信號以及后級數字電路的數字信號的跳變都會引起電源電流的急劇變化，由于印刷電路板的電源線和地線上存在分布電阻、電容和電感，當有變化的電流經過時，其上的壓降也隨之變化；頻率較高時，就表現為電地間的高頻雜波。為降低這類雜波干擾，本電路采取以下措施：

· 時鐘電路的5V電源，由VCC_5VA串聯一磁珠FB得到；

· AD6644AST-65后級數字電路的3．3V電源，由VCC_3．3VA串聯一磁珠FB得到；

· 模擬地和數字地分開布線，并在一點用磁珠FB相連；

· ADC的所有電源管腳都就近對地接去耦電容。

圖3

    磁珠對MHz級以上的信號有較好的吸收作用，能有效降低時鐘電源、數字電源對AD6644AST-65模擬電源的影響，以及數字地對模擬地的影響。

去耦對于高速高分辨率ADC電路尤為重要。為此，本電路采用0．01μF的NPO材料(屬低損耗、超穩定的電容材料，電氣特性基本上不隨溫度、電壓、時間的變化而變化，自諧振頻率較高，適用于高頻場合)自0 1206封裝的貼片電容和0．1μF的X7R材料(屬穩定性電容材料，電氣特性隨溫度、電壓、時間變化不明顯，適用于中、低頻場合)的0805封裝的貼片電容并聯，有效地濾除電地間較寬頻帶的雜波。

2．1．5電路板的布局布線

ADC界于模擬電路和數字電路之間，且通常被劃歸為模擬電路。為減小數字電路的干擾，應將模擬電路和數字電路分開布局；為減小信號線上的分布電阻、電容和電感，應盡量縮短導線長度和增大導線之間的距離；為減小電源線和地線的阻抗，應盡量增大電源線和地線的寬度，或采用電源平面、地平面。本電路在設計印刷電路板時，都遵循了以上原則。

2．2電路測試結果

采用信號發生器HP8640B產生0~15MHz的單頻正弦信號，經相應帶通濾波器濾波(各次諧波均小于-90dBc)后作為本電路的輸入信號，濾波后信號在AD6644AST-65輸入端幅度為-ldBFs。

AD6644AST-65輸出數字信號經74LC574鎖存后，存儲于邏輯分析儀HPl6702A中。HPl6702A狀態分析時鐘取自AD6644AST-65的DRY管腳，該信號頻率和AD6644AST-65采樣時鐘頻率一致，為40MHz。

通過對邏輯分析儀HPl6702A每次存儲的數字信號進行16384點FFT分析，可得到奈奎斯特帶寬內總功率PΣ、輸入信號功率只以及總諧波失真與噪聲功率之和Pn+THD=PΣ-Ps。經計算得到電路的有效位數ENOB=[SINAD(dB)-1．76]／6．02=[Ps (dB)-Pn+THD (dB)-1．76]／6．02。

圖3(a)、(b)、(c)為在三種不同測試條件下，AD6644AST-65輸出數字信號的FFT分析頻譜圖和有效位數ENOB。

圖3(c)表明，當fin=0．96MHz、AD6644AST-65輸入端采用運放AD8138直流耦合時，電路熱噪聲和諧波失真明顯增加，電路的有效位數ENOB約為10．74bit，比圖3(a)的ENOB小0．6bit左右。由此可見，有源器件對高速高分辨率ADC電路性能的影響是很大的。

理論分析和實際電路的測試結果都說明，高速高分辨率ADC電路設計應選用低噪器件；當輸入信號頻率較高時，應選用低相位抖動的時鐘源；在進行電路扳布局布線時，應注意電源噪聲的抑制和減小數字電路對模擬電路的影響。