一直以來，信號完整性都是模擬工程師考慮的問題，但是隨著串行數據鏈接的傳輸速率向GHz級發展，數字硬件設計人員現在也必須關注這個重要的問題。

目前，芯片之間的高速串行鏈接已經獲得了廣泛的應用，用于提高較窄的總線帶寬的吞吐量。一些最新的DSP和處理器已經開始采用串行RapidIO對于很多硬件設計人員來說，芯片間通訊使用超過300MHz的總線速率是一個新的挑戰，而設計出GHz級數據傳輸速率的高質量數據鏈接則要求更多的細心和了解，才能確保電路板設計和噪音不會損害到性能。

本文探討設計人員可能會面臨的一些信號完整性（SI） 問題和注意事項，重點介紹他們面臨的問題，并提出一些建議。為了舉例說明如何應用這些原則，本文介紹了一種16 端口串行RapidIO交換機。

注意事項

信號質量非常重要，在串行RapidIO 中，它是通過接收眼的大小和形狀來量化的。接收眼是一種無限延續的軌跡，在接收眼中，波形會隨著上一個軌跡不斷延續（圖1）。如果信號路徑中吸收了噪音或其它隨機信號，便會引起信號抖動和接收眼收縮，從而導致信號質量下降。

圖1 包含一個接收眼圖的范圍軌跡

圖2 脈沖過沖和下沖的典型特征

在超過300MHz 的頻率上，適用于較低頻率電路板設計的大部分最佳做法都需要修改。FR4材料或許還能夠成功用作基礎材料，但是在更高的頻率上，則需要在阻抗計算和軌跡建模中重新考慮材料的介電常數和損耗系數。通孔通路的設計也變得十分重要，因為未使用的管狀長度會表現出同較厚的電路板和背板不匹配的阻抗。請貼出設計模擬以便對性能進行檢驗，并注意信號完整性不太理想的路徑，同時指出串音區域。

阻抗不匹配造成的反射會導致形成差分對的信號線（圖2）出現過沖、下沖和振鈴，以及接收眼縮小。

布線層的變更、跳出路徑設計不當和連接器選擇不當也會造成信號中產生不匹配的人為干擾。串行RapidIO 接口的阻抗要求是100Ω差分。建議的構造方法是采用邊緣耦合差分帶狀線（或稱共面帶狀線），圖3 顯示的正是這種方法，圖中同時提供了單端和差分阻抗的方程式。布線時應當最大限度地減少在不同層之間的轉換。除了BGA 襯墊之外，通常每個路徑最多允許兩個通路。

回流電流路徑的定義是電流回到出發點時經過的路徑- 通過地層、電源層、其它信號路徑以及通過IC。返回路徑的完整性可通過繪制一個追蹤電流從驅動器經信號導線到達接收器的環路來進行評估- 循環的區域越小，產生的自感應系數也越低。

以下設計規則適用于所有的返回路徑。

-不要通過參考層的裂口傳送受阻抗約束的信號。

-不要在參考層上傳送信號。

-更改信號層不能強迫返回路徑對參考層進行更改。如果必須對參考層進行更改，請從一個VSS 參考層更改到另一個VSS 參考層，并在盡可能接近信號通路的地方放置一個連接這兩個層的通路。此規則同樣也適用于從一個VCC 層到另一個VCC 層進行參考層更改。

-不要通過通路反面襯墊或插槽反面襯墊發送信號。

如果屬于不同信號組的路徑之間距離太近，則便會造成串音。在串行通訊鏈接中，結果就是由于抖動而造成接收眼閉合。出現這種情況也可能是因為路徑曲線實施不當，一部分信號采用短路徑（曲線的跳躍足），而主信號卻采用長路徑，從而引起路徑長度匹配出現問題。在非常密集的設計中，串音可以通過使用保護路徑來解決，在保護路徑中線路平行地到達信號路徑并連接到參考。

時鐘產生和緩沖可能會導致噪音，除非非常注意一些細節，例如去耦和制造商的布局指南，這樣才能確保最高質量的輸出。必須嚴格控制路徑的阻抗，以避免產生不希望的反射。設計的復雜性以及在電源層和地層引入布線間隙也可能會導致時鐘產生器產生很高的噪音。

如果沒有為瞬時電流提供足夠的銅線或者去耦電容器的位置不當，那么便會造成電源分配。單端平行總線會在電源層和地層產生瞬時電流，從而產生噪音。

在高比特率系統中應當使用由專為高頻率和G 級應用而設計的電纜和連接器組成的互連。使用錯誤的類型或者電纜和連接器搭配不當將會降低信號的質量，而且不能恢復。

在選擇組件時，必須選擇一家合適的制造商，其組件應該專為解決高速設計問題而設計。設備必須提供充足的功耗能力以及正確放置和分隔的地面連接，以避免芯片核心供應不穩定，避免增加噪音，并利用有效的退耦策略進行補充。對于控制噪音來說，核心邏輯電源和地面同I/O電源和地面之間的分隔也是至關重要的。合適的設備加上優秀的設計將有助于滿足高速要求，并使設計人員能夠有效地解決信號完整性問題。

圖3 建議的邊緣耦合差分帶狀線配置，圖中給出了單端阻抗Z0 和差分阻抗Zdiff 的方程式

圖4 Tsi568A串行RapidIO交換機接口的結構圖

16端口串行交換機

Tundra Semiconductor 公司 Tsi568A是一種基于標準的高性能16 端口串行RapidIO交換機。RapidIO 是一種專為滿足當前和未來嵌入式應用需要而設計的點對點分組交換互連協議，它能夠在處理器、橋、遠程內存或嵌入式應用中的數據層處理元素之間提供高速的串行互連。圖4 顯示了該設備的主要組件。

最典型的應用是無線嵌入式通訊（節點B、無線網絡控制器和媒體網關）。

Tsi568A 專為實現最高的信號完整性標準而設計，它包含了低噪音邏輯核心和高性能倒裝芯片BGA 封裝等功能。

結語

只要遵循一些基本但是十分重要的設計原則，就能夠在系統中使用高頻率互連（例如RapidIO）而不會遇到傳統的信號完整性不佳的問題。如果能夠盡量縮短路徑和信號通道，采用地層進行屏蔽，或是彼此之間能夠保證物理隔離，并且能夠仔細避免阻抗不匹配，那么便可以輕松獲得良好的信號完整性。