模數轉換器(ADC)很久以來一直是通信接收機設計的基本器件。隨著通信技術的不斷發展，消費者要求更快的數據速率和更低的服務價格。提供這項技術的回程服務供應商面臨著兩難的處境。更高的數據速率意味著更多帶寬，這也就表示更快的數據轉換器，將模擬無線電波轉換為數字處理。然而，更快的數據轉換器（GSPS，或稱每秒千兆采樣轉換器）——廣為人知的有RF采樣ADC——同樣產生大量數據，而這些DSP芯片必須以高得多的速度進行處理。這無疑增加了無線電接收機的運營成本。

解決方案是對組成RF采樣ADC的硅芯片進行更優化設計。得益于硅芯片工藝的進步（感謝摩爾定律），定制型數字處理模塊中的RF采樣ADC在功耗和尺寸方面的效率相比現有FPGA要更高。使用這些數字信號處理模塊還能獲得更低的數據速率，從而可以使用成本更低的FPGA。這對于運營商來說是雙贏的局面，因為他們可以使用這些GSPS ADC以高頻率進行采樣、使用內部數字下變頻器(DDC)以所需速度處理數據，并以能實現的（低）數據速率將其發送至更為廉價的FPGA（或者現有的ASIC產品）進行進一步的基帶處理。

使用帶有DDC的RF采樣ADC的另一個優勢是，這樣可以通過更靈活、更緊湊、性價比更高的方式實現雙頻段無線電系統。雙頻段無線電系統的應用已有多年歷史。基站系統設計人員以前通過使用兩個獨立的無線電路徑（每頻段一個）來實現雙頻段無線電系統。本文討論一種利用多頻段無線電接收機——使用RF采樣ADC，比 如AD9680——對兩個獨立而使用廣泛的頻段進行數字化和處理。本文第一部分解釋了功能框圖級別的實現，并討論了雙頻段無線電系統中使用GSPS ADC的優勢。本文第二部分將討論TDD LTE頻段34和39（亦分別稱為頻段A和頻段F）的實現和數據分析，并通過數據分析來揭示顯示器性能。

傳統雙頻段無線電接收機

為了迎合客戶對于雙頻段無線電的需求，同時滿足總系統級性能要求，基站設計人員拿出了他們的看家本領：復制兩次無線電設計，然后每頻段調諧一個設計。這意味著針對客戶的選擇，設計人員必須將兩個獨立的無線電硬件設計調諧至兩個頻段。

例如，如果需要構建能支持TDD LTE頻段34（頻段A：2010 MHz至2025 MHz）以及頻段39（頻段F：1880 MHz至1920 MHz）1的無線電接收機，則設計人員就會打包兩個無線電接收機設計。TDD LTE頻段的頻率規劃如圖1所示。

圖1. TDD LTE頻段34和39的頻率規劃。

設計雙頻段無線電接收機以支持這些頻段的傳統方法是部署兩個獨立的接收機鏈路，每頻段一個。下文圖2顯示了雙頻段無線電接收機的框圖。

圖2. 雙頻段無線電接收機設計的傳統方法。

圖2顯示了雙頻段無線電的傳統實現。該方案的實現成本較高，因為它實際上是一個系統中的兩個無線電接收機。每一個處理元件都是重復的，以便支持對應頻段。FPGA資源也是如此。每一個處理元件都是重復的，以便支持對應頻段，這導致FPGA資源重復，增加系統成本和復雜性，導致功耗上升。就FPGA接口來說，FPGA資源也將是兩倍，以支持兩個ADC數據流。圖3顯示了FPGA I/O資源要求或雙頻段無線電接收機系統設計的框圖。該圖同時顯示了LVDS和JESD204B ADC接口。LVDS數據速率較低，但FPGA需要更高的I/O數。JESD204B接口需要較少的FPGA I/O資源，但通道速率可能更高，因此FPGA也許更為昂貴。

圖3. 傳統雙頻段無線電接收機的FPGA接口要求。

使用RF采樣(GSPS) ADC的雙頻段無線電接收機

RF采樣或GSPS ADC能夠提供系統設計靈活性。利用深亞微米工藝技術，GSPS ADC可以集成數字處理模塊，且相比FPGA以低得多的功耗進行特定速度下的數據操作。RF采樣ADC的核心是一個高帶寬模擬采樣內核，以GHz速度進行采樣。模擬內核之后是各種各樣的數字信號處理元件。這些數字下變頻器可以用來提取相應頻段。針對雙頻段接收機設置的RF采樣ADC內部框圖如圖4所示。DDC除了處理信號，還可降低JESD204B通道數據的通道速率。

圖4. 顯示內部DDC的RF采樣ADC框圖。