摘要: 設計了一種基于FPGA的驗證平臺及有效的SoC驗證方法，介紹了此FPGA驗證軟硬件平臺及軟硬件協同驗證架構，討論和分析了利用FPGA軟硬件協同系統驗證SoC系統的過程和方法。利用此軟硬件協同驗證技術方法，驗證了SoC系統、DSP指令、硬件IP等。實驗證明，此FPGA驗證平臺能夠驗證SoC設計，提高了設計效率。
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引言

隨著集成電路技術的發展以及EDA 設計水平的迅速提高, 基于IP(Intellectual Property) 進行SoC(System on Chip)芯片設計的能力和技術得到了大大的提高。在一些應用中，需要處理的數據量不斷增大，并且處理時間也要縮短，數據運算更加復雜，內嵌DSP核處理器的SoC技術能夠縮短處理時間并能進行大數據量的處理，提高可靠性,縮小體積，降低功耗。因此本文研究一種基于DSP的SoC芯片的FPGA驗證方法，并將整個系統包括DSP處理器、片上總線、ASIC、內存模塊、I/O 外圍設備及其他IP模塊集成到一個芯片中。而在復雜的內嵌DSP核的SoC 芯片的系統設計中, 為了保證SoC芯片設計的正確性, 驗證工作變得越來越重要, 也更加復雜。FPGA驗證是復雜芯片和SoC芯片設計驗證的一種有效手段，可以彌補軟件模擬仿真的不足，減少驗證時間，檢驗SoC的設計是否實現了設計規范確定的功能，從而提高SoC芯片流片成功率。

1基于DSP核控制的SoC系統

本文設計的SoC系統采用國內自主研發DSP核，主要包括： DSP處理器核、片上AXI總線、PWM、事件捕獲器、看門狗控制、中斷控制器、復位管理、存儲模塊、I/O以及其他外設（UART、CAN、SPI等）模塊。這些模塊與DSP核之間通過AXI總線連接，進行數據通信。AMBA AXI的總線協議具有高性能、支持高頻傳輸、高速亞微型系統互連的特征，為主從結構，一切觸發都由主設備發起。核間通信總線采用SoC系統中應用最多的AXI總線結構，比較靈活，可滿足對帶寬需求不同的各種IP。

基于DSP的SoC系統結構框圖如圖1所示。

圖1 基于DSP的SoC系統結構框圖

2 SoC系統的FPGA驗證平臺

FPGA驗證平臺用于SoC芯片驗證，可以對大規模SoC系統的設計進行快速準確的實時驗證，根據不同SoC規模容量，采用不同的FPGA硬件資源，硬件平臺建設也有所不同。由于FPGA具有靜態可編程和在線動態重構特性，能夠使硬件功能電路同軟件程序一樣方便修改，使得FPGA驗證修改十分方便、實時性好，還可以縮短開發周期、降低開發成本。FPGA具有的這些特點使其成為通用的SoC功能驗證的器件，為SoC的系統原型驗證提供了一個非常合適的平臺。目前FPGA已經從系統集成、系統存儲、系統時鐘和系統接口4個方面滿足了SoC芯片驗證的要求，為快速系統原型驗證提供了一個非常合適的平臺。本文的FPGA驗證平臺采用Xilinx Virtex6 LX760器件，是建立在Xilinx Virtex6 FPGA板上的軟硬件聯合驗證系統，并用ISE13.3進行綜合和布局布線。另外，此FPGA硬件驗證平臺包括支持DSP程序下載的JTAG接口。

2.1FPGA硬件平臺搭建
硬件平臺搭建主要使用了兩個Xilinx Virtex-6 LX760 FPGA器件，具有15.2M個邏輯門。Virtex-6 LX760面向高端應用，具有更多的時鐘和存儲資源，而且能夠支持更快的速度。通過分析,所選擇FPAG能夠滿足此SoC驗證使用，為了實現通用性，該FPGA硬件驗證平臺采用了子板和母板相結合的方式。

在母板上設置有通用的FPGA芯片、相應的PROM、系統全局時鐘的選擇和配置模塊、系統復位邏輯、FPGA芯片下載接口、與子板連接的connector接口等模塊。子板根據驗證需求，配置了JTAG調試子板，以提供DSP仿真器連接的調試接口。另外還設計配置了驗證EMIF訪問外部存儲設備通路的SRAM存儲器子板。為了方便測試和驗證EMIF接口功能，在這兩類測試子板上，都設有關鍵信號的測試探測點，以方便測試一些基礎的時鐘、復位信號以及其他探測信號。

2.2FPGA軟件環境搭建
在SoC 設計中，經常會使用一些硬IP 核（如PLL、SRAM、ADC、USB transceiver 等），而在采用FPGA驗證技術驗證ASIC及SoC設計的過程中，需要做ASIC設計原碼的轉換，所以首先需要對SoC進行修改，以適合FPGA的開發環境。如門控的處理，添加PLL對所需要的時鐘進行適當的分／倍頻，存儲單元RAM、FIFO的替換，修改子模塊配置，特殊單元的處理等。還要根據特定的硬件平臺增加FPGA 相關時序Timing的約束和I/O引腳的指定約束，并搭建一個能夠自動仿真和驗證的環境。在FPGA驗證過程中主要使用ISE13.3內置綜合工具或專用綜合工具對RTL進行編譯、綜合，生成網表。生成的網表可以生成bit文件，包括優化、適配、bit文件生成等。進行靜態時序分析，檢查是否滿足預定的時鐘頻率要求，若不能滿足，則重新進行綜合編譯優化。如果多次進行優化仍不能滿足時序要求，則根據違反時序信息查找關鍵路徑，對RTL設計代碼進行修改優化。