8. 雙擊“Simulation 1”后進入仿真波形界面，在Object區域鼠標右鍵選擇“Add → To Wave → Signals inRegion”，把待仿真的信號添加入Wave窗口。如圖14所示：

　　圖14 待仿真的信號添加入Wave窗口

　　9. 接著我們把wave窗口中的兩個信號量改成無符號數顯示，方便我們觀察，在load_din和dout上依次單擊鼠標右鍵，按照圖15的方法修改即可：

　　ModelSim仿真入門：時序仿真

　　正如前面第二講所述，時序仿真在實際應用中使用的并不多，但是為了保持仿真系列文檔的完整性，我們還是把仿真的方法寫出來。

　　時序仿真就要比第二講的功能仿真步驟上要多一些，本講以目前的QuartusII的12.0SP2版本和Cyclone IV的EP4CE6F17C8為例，講解下時序仿真的方法和步驟。

　　時序仿真需要的文件總共有以下幾種：

　　①綜合后生成的網表文件“ * .vo ”（假如在Setting里面設置里輸出語言為VHDL的話，則生成的網表文件為“ * .vho”）

　　②綜合后生成的具有工程延時信息的文件“ * .sdo ”（VHDL語言亦為此）

　　③ Test Bench程序文件

　　④ Altera的元器件庫

　　大致的過程就是先在Quartus II中生成網表文件和時延文件，然后調用ModelSim進行仿真，具體的時序仿真步驟如下：

　　1. 打開Quartus II軟件，新建工程，再新建文件counter8.v，把上一講中的counter8.v這個源文件復制到Quartus II的工程目錄中，并添加該文件到工程中。接著，選擇“Settings”→“EDA Tool Settings”，選擇左欄的“Simulation”，設置情況如圖1所示。

　　第一欄的“Tool name”選擇ModelSim-Altera

　　第二欄的“Format for output netlist”選擇自己熟悉的語言，VHDL或Verilog都可以，后面的“output directory”是選擇輸出的網表文件和延時信息文件的存放路徑，一般選擇默認即可，這樣的話，將來編譯成功后，會在Quartus II的工程文件夾（本例為counter8這個文件夾）下面生成一個simulation/modelsim的文件夾，里面存有將來要用到的.vo和.sdo這兩個文件。

　　再往下，看到有“More EDA Netlist WritterSettings…”按鈕，點擊后進入設置畫面，設置情況如圖2所示。注意的地方就是Generatenetlist for functional simulation這一項后面是處于OFF的關閉狀態，這樣才能生成我們所要的時序仿真文件。

　　圖1 simulation的設置

　　圖2 More EDA Netlist WritterSettings的設置